吳舒桐，張甘英

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無(wú)錫 214072）

基于SiGe BiCMOS工藝的射頻ESD電路設(shè)計(jì)

吳舒桐，張甘英

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇無(wú)錫 214072）

隨著射頻電路工作頻率的不斷升高，ESD已經(jīng)成為了影響電路可靠性和射頻電路性能的重要因素。針對(duì)高速射頻電路，設(shè)計(jì)了高速I(mǎi)/O口ESD防護(hù)電路和電源到地的箝位電路，并采用斜邊叉指型二極管進(jìn)行版圖和性能優(yōu)化。采用Jazz 0.18 μm SiGe BiCMOS工藝對(duì)該ESD防護(hù)電路進(jìn)行設(shè)計(jì)和流片。經(jīng)過(guò)測(cè)試得到，ESD保護(hù)電壓最高可達(dá)到3000 V。更改二極管叉指數(shù)取得更高的ESD防護(hù)級(jí)別，改進(jìn)后保護(hù)電壓最高可達(dá)到4500 V。

射頻集成電路；靜電放電；SiGe BiCMOS工藝

1 引言

在射頻應(yīng)用時(shí)，隨著電路工作頻率的升高，ESD引入的寄生電容對(duì)射頻行為的影響越來(lái)越大，ESD造成的電子產(chǎn)品失效已經(jīng)占到20%的比例。

射頻芯片更多地采用SiGe工藝和GaAs工藝，針對(duì)這兩種工藝的ESD電路市場(chǎng)上僅有零零散散的模型和仿真結(jié)果，未見(jiàn)流片后I/O端口和電源/地ESD各種模型的實(shí)際電壓的驗(yàn)證[1]，依托SiGe超高速時(shí)鐘緩沖器項(xiàng)目，進(jìn)行射頻ESD端口電路設(shè)計(jì)流片的驗(yàn)證很有必要。

本文基于Jazz 0.18 μm SiGe BiCMOS工藝設(shè)計(jì)了ESD保護(hù)端口電路，并結(jié)合工藝提出了二極管版圖優(yōu)化方案。

2 電路結(jié)構(gòu)設(shè)計(jì)方案

射頻電路所處理的射頻信號(hào)速度快、擺幅小，對(duì)信號(hào)邊沿要求高且容易受噪聲干擾，所以對(duì)射頻管腳的設(shè)計(jì)非常嚴(yán)苛，要滿足損耗小、噪聲低、電路透明度高等要求。一個(gè)典型的ESD防護(hù)電路拓?fù)浣Y(jié)構(gòu)如圖1所示。ESD防護(hù)電路可大致分為I/O口防護(hù)電路和電源箝位電路兩部分。

圖1 射頻端口ESD防護(hù)電路

2.1 I/O口ESD防護(hù)電路設(shè)計(jì)

基于SiGe工藝的高速I(mǎi)/O端口ESD電路結(jié)構(gòu)如圖2所示。射頻電路為了更少地引入不必要的元件，減少設(shè)計(jì)中計(jì)算的復(fù)雜性，通常采用二極管作為ESD保護(hù)元件。其具有結(jié)構(gòu)簡(jiǎn)單、放電效率高、寄生電容小以及不存在二次熱擊穿毀傷的危險(xiǎn)等眾多優(yōu)點(diǎn)[2]。

當(dāng)二極管正向偏置時(shí)，如式(1)所示，電流隨正向偏置電壓呈指數(shù)增長(zhǎng)，放電效率非常高。且在指數(shù)式放電過(guò)程中，不存在電壓電流回滯、負(fù)阻以及二次熱擊穿等工作區(qū)，極大簡(jiǎn)化了設(shè)計(jì)過(guò)程中的考慮維度。所以決定采用如圖2(a)所示的結(jié)構(gòu)對(duì)高速I(mǎi)/O口進(jìn)行ESD防護(hù)。

在超高頻頻段，考慮寄生電容和寄生電阻、寄生電感是存在一些折衷的?？紤]二極管的寄生電容這種折衷更加明顯，由于放電通道的大小是由二極管的面積決定的，所以在設(shè)計(jì)中要仔細(xì)分析權(quán)衡和折衷上述各種因素，才可能取得較好的效果。

圖2 I/O端口ESD防護(hù)電路

對(duì)于電壓擺幅較高的輸入端口，圖2(a)所示的電路結(jié)構(gòu)則無(wú)法滿足設(shè)計(jì)要求。在電壓擺幅較高時(shí)，為了對(duì)I/O端口實(shí)現(xiàn)更好的ESD防護(hù)，設(shè)計(jì)了如圖2(b)所示的電路結(jié)構(gòu)。為了使輸入信號(hào)在輸入高擺幅時(shí)不會(huì)使ESD保護(hù)二極管提前導(dǎo)通，在信號(hào)輸入端增加了一級(jí)二極管以降低輸入電壓，從而可以實(shí)現(xiàn)高擺幅電壓下的I/O端口ESD防護(hù)。

本次使用的二極管結(jié)構(gòu)如圖3所示。圖3(a)為NWELL 二極管，其中 N+ 長(zhǎng)為 8 μm，寬為 1.45 μm；P+ 長(zhǎng)為 8 μm，寬為 0.5 μm，P、N 間距為 0.44 μm。圖中所示的NWELL_8_4二極管的面積為16.35 μm×19.2 μm。圖3(b)為PSUB二極管，其中P+長(zhǎng)為8 μm，寬為 1.45 μm；N+ 長(zhǎng)為 8 μm，寬為 0.5 μm，P、N 間距為0.4 μm。圖中所示的PSUB_8_4二極管的面積為16.35 μm×19 μm。

圖3 本次使用的二極管結(jié)構(gòu)

2.2 電源到地的箝位電路設(shè)計(jì)

本電路的電源箝位電路其結(jié)構(gòu)如圖4(a)所示，該電路主要由三部分組成：RC檢測(cè)電路、反相器、大尺寸的雙極晶體管。

圖4 電源箝位電路及wp2子模塊內(nèi)部結(jié)構(gòu)

由MOS管實(shí)現(xiàn)的電阻和電容構(gòu)成RC檢測(cè)電路，用來(lái)檢測(cè)電源和地之間的瞬態(tài)變化，輸出的信號(hào)控制wp2子模塊，子模塊內(nèi)部為先經(jīng)過(guò)一級(jí)反相器增加驅(qū)動(dòng)能力，然后用反相器的輸出信號(hào)控制大尺寸雙極管，決定是否泄放電流（設(shè)電阻R和電容C設(shè)計(jì)了合理的值，不會(huì)對(duì)電源的正常上電和波動(dòng)起作用，即只對(duì)電源到地之間的ESD脈沖觸發(fā)，而對(duì)電源線上的正常變化不會(huì)產(chǎn)生誤觸發(fā)），wp2子模塊的電路圖如圖4(b)所示。

2.3 二極管版圖優(yōu)化

ESD防護(hù)二極管常用的是叉指型二極管[3]，其版圖結(jié)構(gòu)如圖5(a)所示。簡(jiǎn)單的雙叉指ESD防護(hù)二極管的抗靜電級(jí)別有限，當(dāng)需要提高抗靜電級(jí)別時(shí)，可通過(guò)加大叉指數(shù)進(jìn)行抗靜電級(jí)別的提升。通過(guò)仿真驗(yàn)證，選取最優(yōu)的叉指數(shù)，得到更優(yōu)的防護(hù)性能。

圖5 叉指型與斜邊叉指型二極管版圖

由于本次設(shè)計(jì)的ESD保護(hù)電路主要應(yīng)用于超高速時(shí)鐘緩沖器項(xiàng)目中，對(duì)輸入輸出信號(hào)的速率有很高的要求。所以，在普通矩形叉指型二極管的基礎(chǔ)上進(jìn)一步做出優(yōu)化，采用如圖5(b)所示的斜邊叉指型二極管[4]的結(jié)構(gòu)，提高邊緣面積比。由于叉指條電流密度分布不均，在發(fā)射條的根部電流密度更大，而頭部電流密度偏小，因此可以設(shè)計(jì)成根部粗、頭部細(xì)的斜邊叉指型結(jié)構(gòu)，這樣的二極管具有寄生電容小、靜電泄放效率高、面積小等優(yōu)點(diǎn)。

2.4 電路結(jié)構(gòu)優(yōu)化

在ESD保護(hù)端口設(shè)計(jì)時(shí)，針對(duì)SiGeBiCMOS工藝，根據(jù)上文所述的設(shè)計(jì)方式，使用如圖6(a)所示結(jié)構(gòu)ESD0。

為了進(jìn)一步提高ESD端口保護(hù)電路的最高保護(hù)電壓，對(duì)圖6(a)所示結(jié)構(gòu)進(jìn)行改進(jìn)。在本次研究中，設(shè)計(jì)了一款ESD0的對(duì)比結(jié)構(gòu)ESD1，如圖6(b)所示。下面具體講述ESD1端口結(jié)構(gòu)的改進(jìn)方式。

圖6 ESD端口設(shè)計(jì)優(yōu)化

ESD二極管的防護(hù)級(jí)別與寄生電容之間是設(shè)計(jì)的一個(gè)矛盾點(diǎn)。在I/O防護(hù)電路中，可以通過(guò)加大二極管的叉指數(shù)來(lái)得到更大的寄生電容，這樣就可以承受更大的脈沖電流，從而達(dá)到更高的ESD防護(hù)級(jí)別；但是同時(shí)，大的寄生電容會(huì)給射頻信號(hào)帶來(lái)巨大的影響，會(huì)使電路的噪聲性能和匹配情況發(fā)生很大的偏離。所以，如何選擇合適的叉指數(shù)來(lái)得到更優(yōu)的ESD防護(hù)級(jí)別，同時(shí)不對(duì)內(nèi)部電路性能產(chǎn)生影響是至關(guān)重要的。

由于本次ESD防護(hù)電路應(yīng)用于超高速時(shí)鐘緩沖器項(xiàng)目，I/O端口信號(hào)速率很高。為了高速信號(hào)通過(guò)ESD電路時(shí)不受影響，且能進(jìn)一步提高ESD防護(hù)級(jí)別，最終經(jīng)過(guò)仿真分析，在防護(hù)級(jí)別與寄生電容之間進(jìn)行折衷后，決定增大高速I(mǎi)/O口電路中二極管的叉指數(shù)，將其變?yōu)镋SD0電路的兩倍，得到ESD1端口防護(hù)結(jié)構(gòu)，如圖6(b)所示。

3 測(cè)試結(jié)果與分析

經(jīng)過(guò)流片后的測(cè)試結(jié)果如下。在ESD0端口防護(hù)電路中，高速輸入端口的TLP測(cè)試曲線如圖7所示，右側(cè)曲線代表電流-電壓（I-V）特性，左側(cè)曲線代表對(duì)應(yīng)的漏電流。測(cè)試結(jié)果顯示，隨著脈沖電壓逐步增大，一開(kāi)始漏電流很小且保持一致，當(dāng)TLP電流達(dá)到約2 A時(shí)，漏電流值急劇增大，表明電路已經(jīng)失效。根據(jù)測(cè)試結(jié)果得到，ESD0防護(hù)端口能支持的最大保護(hù)電壓為3000 V。

圖7 ESD0輸入端口的TLP測(cè)試曲線

在ESD1端口防護(hù)電路中，高速輸入端口的TLP測(cè)試曲線如圖8所示。當(dāng)TLP電流達(dá)到約3 A時(shí)，漏電流值才開(kāi)始急劇增大，電路開(kāi)始失效。根據(jù)測(cè)試結(jié)果可得，此ESD1防護(hù)電路能支持的最大保護(hù)電壓為4500 V。ESD1結(jié)構(gòu)的測(cè)試結(jié)果顯示，與ESD0相比其大大提高了電路的ESD防護(hù)性能。

圖8 ESD1輸入端口的TLP測(cè)試曲線

4 結(jié)束語(yǔ)

基于SiGe BiCMOS工藝，設(shè)計(jì)了高性能ESD端口防護(hù)電路，使用斜邊叉指型二極管改進(jìn)版圖和二極管性能，并使用更改二極管叉指數(shù)的方式改進(jìn)結(jié)構(gòu)，提高電路的ESD保護(hù)電壓值；同時(shí)進(jìn)行了射頻ESD端口保護(hù)電路的設(shè)計(jì)流片驗(yàn)證，為后續(xù)SiGe射頻電路研發(fā)積累了技術(shù)基礎(chǔ)。

[1]譚雅雯.基于SiGe工藝的射頻ESD電路研究與設(shè)計(jì)[D].西安：西安電子科技大學(xué)，2013:1.

[2]Gray P R,Hurst P J,Meyer R G,et al.Analysis and design of analog integrated circuits[M].New York:John Wileyamp;Sons,2008.

[3]Yeh C T,Ker M D,Liang Y C.Optimization on layout style of ESD protection diode for radio-frequency front-end and high-speed I/O interface circuits[J].Device and Materials Reliability,IEEE Transactions on,2010,10(2):238-246.

[4]李國(guó)華.基于BiCMOS工藝的超寬帶ESD電路研究與設(shè)計(jì)[D].西安：西安電子科技大學(xué)，2014:15.

吳舒桐（1993—），女，江蘇無(wú)錫人，碩士，畢業(yè)于日本早稻田大學(xué)，現(xiàn)在中國(guó)電子科技集團(tuán)公司第五十八研究所射頻組，主要從事射頻集成電路設(shè)計(jì)工作。

Design of RF ESD Circuits Based on SiGe BiCMOS Technology

WU Shutong,ZHANG Ganying
（China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China）

With the increase ofthe frequencyof the radio frequencyintegrated circuits(RFIC),ESD has become a serious issue affecting the reliability and RF performance.An I/O ESD protection circuit and a power clamp circuit have been designed for high-speed RF circuit.And the beveled interdigital diode is used to do the layout and performance optimization.The proposed circuit is fabricated in Jazz 0.18 μm SiGe BiCMOS process.After the test,the protection voltage of the circuits is up to 3000 V.A higher protection level can be achieved by changingtheinterdigitalnumberofthediodes.Andtheprotectionvoltageoftheimprovedcircuitisupto4500V.

RFIC;ESD;SiGe BiCMOSTechnology

TN407

A

1681-1070（2017）11-0019-04

2017-09-15