尚明健 李 強(qiáng)

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高壓高重頻脈沖發(fā)生裝置研制

尚明健 李 強(qiáng)

（西南科技大學(xué)信息工程學(xué)院，四川綿陽 621010）

本文介紹了一種高壓高重頻脈沖發(fā)生裝置的研制過程，裝置主要由脈沖信號(hào)源，驅(qū)動(dòng)電路和功率放大電路組成。本文詳述使用FPGA設(shè)計(jì)脈沖信號(hào)源的方法，驅(qū)動(dòng)電路中脈沖整形電路的設(shè)計(jì)思路和在功率放大電路中降低電路寄生參數(shù)的手段。裝置在1MHz重頻下工作，在50W負(fù)載上測(cè)得脈沖前沿低于14ns。

FPGA；脈沖整形；1MHz重頻

高壓高重頻脈沖發(fā)生裝置是可以在高重復(fù)頻率下運(yùn)行并產(chǎn)生高壓脈沖的脈沖功率系統(tǒng)[1]。該類裝置在材料、環(huán)保、生物醫(yī)療、光源和高能加速器領(lǐng)域均有代表性應(yīng)用[2]。脈沖發(fā)生裝置輸出脈沖的幅度、頻率、脈寬決定了裝置的應(yīng)用場(chǎng)合，比如針對(duì)感應(yīng)式回旋加速器設(shè)計(jì)的脈沖源就要求MHz重頻，且對(duì)脈沖的前沿也會(huì)有一定要求，如果脈沖的前沿不夠陡峭，就會(huì)嚴(yán)重影響加速效果[2-4]。為了達(dá)到高重頻或高壓，目前該類裝置多采用微機(jī)或FPGA控制功率MOSFET或IGBT的方式[1,5]。

本文介紹了一種高壓高重頻脈沖發(fā)生裝置的研制過程，包括窄脈沖信號(hào)源、驅(qū)動(dòng)電路、功率放大電路3個(gè)主要的組成部分。文中詳細(xì)敘述了各部分電路的工作原理和設(shè)計(jì)要點(diǎn)。最終的測(cè)試結(jié)果表明，該裝置可在1MHz重頻下工作，且脈沖前沿低于14ns。

1 系統(tǒng)整體結(jié)構(gòu)和工作原理

圖1所示為系統(tǒng)的整體結(jié)構(gòu)。該系統(tǒng)主要由脈沖信號(hào)源、驅(qū)動(dòng)電路、功率電路構(gòu)成。其中脈沖信號(hào)源產(chǎn)生脈沖信號(hào)，該信號(hào)作為驅(qū)動(dòng)信號(hào)送入驅(qū)動(dòng)電路中用于控制功率電路中的功率MOSFET導(dǎo)通或關(guān)斷。系統(tǒng)在使用時(shí)首先使用高壓電源給功率電路中的儲(chǔ)能電容充電，充電完成后，電源即斷開，此時(shí)使能脈沖信號(hào)源的觸發(fā)功能即可在負(fù)載端測(cè)得對(duì)應(yīng)幅值及脈寬的高壓脈沖信號(hào)，試驗(yàn)中所用的負(fù)載為50W阻性負(fù)載，兩路脈沖發(fā)生裝置相互獨(dú)立。

圖1 系統(tǒng)整體結(jié)構(gòu)

對(duì)于整個(gè)系統(tǒng)而言，驅(qū)動(dòng)信號(hào)的前后沿過于緩慢會(huì)導(dǎo)致功率MOSFET無法及時(shí)開關(guān)，而出現(xiàn)震蕩甚至?xí)?dǎo)致MOSFET出現(xiàn)誤觸發(fā)，功率電路中的寄生參數(shù)如寄生電阻過高會(huì)使輸出高壓脈沖的前沿變緩，幅值降低，而寄生電感過高甚至?xí)疠敵霾ㄐ纬霈F(xiàn)震蕩。所以良好的驅(qū)動(dòng)信號(hào)應(yīng)當(dāng)接近于方波，而功率電路中的寄生電阻和寄生電感都應(yīng)盡量低。

1.1 脈沖信號(hào)源設(shè)計(jì)

脈沖信號(hào)源的作用為按照設(shè)定值發(fā)送一定頻率、脈寬和個(gè)數(shù)的窄脈沖序列。設(shè)計(jì)中需要著重考慮減小輸出信號(hào)的抖動(dòng)與偏移，同時(shí)精簡裝置的結(jié)構(gòu)縮小裝置的體積。

1）嵌入式系統(tǒng)構(gòu)建

為保證裝置的穩(wěn)定性并縮小體積，采用單片F(xiàn)PGA實(shí)現(xiàn)數(shù)字控制器的全部功能，但是由于使用純硬件邏輯電路會(huì)帶來巨大的硬件開銷，所以在FPGA中嵌入了一個(gè)MicroBlaze軟核（單線程CPU軟核），利用CPU在運(yùn)行時(shí)不產(chǎn)生額外的硬件開銷、只是讀取相應(yīng)的機(jī)器碼完成對(duì)應(yīng)操作的特點(diǎn)，減少FPGA中乘法器、LUT等資源的消耗。但是CPU不同于純硬件電路通過確定的硬件結(jié)構(gòu)實(shí)現(xiàn)相應(yīng)的邏輯功能，其在執(zhí)行程序的過程中會(huì)執(zhí)行一些中斷服務(wù)子程序，導(dǎo)致輸出信號(hào)的抖動(dòng)與偏移幾乎無法避免。所以在進(jìn)行功能模塊劃分時(shí)CPU只進(jìn)行復(fù)雜的數(shù)值計(jì)算或邏輯判斷，對(duì)于時(shí)序要求較高的功能依舊使用純硬件電路實(shí)現(xiàn)。

具體實(shí)現(xiàn)方式為CPU通過運(yùn)算得到相應(yīng)的操作碼，并通過AXI總線寫入相應(yīng)的外設(shè)IP的內(nèi)部寄存器中，外設(shè)IP讀取相應(yīng)的寄存器完成對(duì)應(yīng)的 操作。

在構(gòu)建嵌入式系統(tǒng)時(shí)，先由功能入手考慮系統(tǒng)的結(jié)構(gòu)，系統(tǒng)所需具備結(jié)構(gòu)及對(duì)應(yīng)功能如下：①串口：與PC建立通信完成參數(shù)設(shè)置；②按鍵：完成如信號(hào)觸發(fā)等操作；③LED：輔助顯示系統(tǒng)狀態(tài)；④VGA接口：通過外接顯示器顯示系統(tǒng)參數(shù)；⑤光纖發(fā)射器：發(fā)送周期在500～2000ns可調(diào)且占空比不低于10%的窄脈沖信號(hào)。圖2所示為構(gòu)建完成的脈沖信號(hào)源系統(tǒng)結(jié)構(gòu)。

圖2虛線框內(nèi)所表示的即為在FPGA內(nèi)搭建的嵌入式系統(tǒng)。在該系統(tǒng)中：時(shí)鐘控制器的輸出決定了CPU的主頻和CPU外設(shè)的時(shí)鐘頻率，AXI總線控制器組用于實(shí)現(xiàn)Microblaze軟核與外設(shè)IP之間通信，從而實(shí)現(xiàn)CPU對(duì)外設(shè)的控制，二者為系統(tǒng)的基本組成部分；LED控制器和按鍵控制器采用設(shè)計(jì)軟件自帶的axi_gpio，串口控制器采用axi_uart，這一類的控制器可以自主設(shè)計(jì)，但是設(shè)計(jì)功能與之完全相同的IP不僅花費(fèi)時(shí)間，而且在SDK軟件中無法使用已經(jīng)封裝好的函數(shù)，所以在系統(tǒng)設(shè)計(jì)中優(yōu)先使用軟件自帶的IP。VGA顯示和脈沖輸出則沒有現(xiàn)成的IP可供使用，并且二者對(duì)于輸出信號(hào)要求都較高，前者的信號(hào)質(zhì)量差會(huì)導(dǎo)致顯示內(nèi)容出現(xiàn)虛影，后者出現(xiàn)抖動(dòng)會(huì)直接影響高壓脈沖的輸出質(zhì)量。因此，將二者的邏輯功能使用用戶自定義IP的形式進(jìn)行封裝，但將顯示內(nèi)容、脈沖的頻率、脈寬等信息統(tǒng)一放在CPU中進(jìn)行計(jì)算。

圖2 脈沖信號(hào)源系統(tǒng)結(jié)構(gòu)示意

2）脈沖信號(hào)發(fā)生器IP設(shè)計(jì)思路

圖3為脈沖信號(hào)發(fā)生器IP核的硬件結(jié)構(gòu)，其工作原理如下：①使能控制器通過控制發(fā)送至通道發(fā)生器的使能信號(hào)，控制輸出脈沖的相位差；②各通道的發(fā)生器用于控制脈沖的頻率和脈寬；③脈沖計(jì)數(shù)器在每個(gè)脈沖的起始位置進(jìn)行加計(jì)數(shù)，在當(dāng)脈沖個(gè)數(shù)達(dá)到后切斷脈沖輸出；④輸出選擇器用于通道切換，實(shí)現(xiàn)SMA或光纖輸出的功能。

圖3 脈沖信號(hào)發(fā)生器IP核硬件結(jié)構(gòu)

由于采用了分模塊的方式，每一個(gè)功能模塊僅讀取對(duì)應(yīng)寄存器的值，完成相應(yīng)功能，所以不會(huì)出現(xiàn)相互串?dāng)_和數(shù)據(jù)擁塞的情況。在脈沖信號(hào)發(fā)生器中，由于后級(jí)電路的輸入即為前級(jí)電路的輸出，所以控制需具有一定的優(yōu)先級(jí)，才能保證可靠性。

1.2 驅(qū)動(dòng)電路設(shè)計(jì)

驅(qū)動(dòng)電路使用光纖實(shí)現(xiàn)高壓與低壓的隔離，并完成窄脈沖信號(hào)的傳輸。采用光纖時(shí)由于脈沖信號(hào)源與功率電路在工作時(shí)各自的地之間可能存在很大的電勢(shì)差，所以需要驅(qū)動(dòng)電路具有良好的隔離作用。

圖4所示為驅(qū)動(dòng)電路的硬件結(jié)構(gòu)。FPGA產(chǎn)生的窄脈沖信號(hào)經(jīng)過整形電路1后進(jìn)入光纖發(fā)送頭經(jīng)過單模光纖傳輸至光纖接收頭，經(jīng)過整形電路2整形后送入功率放大電路中。在驅(qū)動(dòng)電路中整形電路1的作用是去除信號(hào)傳輸過程中引入的一些干擾，并將FPGA輸出的3.3V信號(hào)加重至5V以滿足發(fā)送的電平要求；整形電路2除改善信號(hào)的前后沿外，還有提高接收端帶負(fù)載能力，并防止的功率放大電路中電流回灌損壞光纖接收頭的作用。

圖4 驅(qū)動(dòng)電路硬件結(jié)構(gòu)

在驅(qū)動(dòng)電路設(shè)計(jì)中采用HFBR-2412TZ作為光纖接收頭，與之配合使用的光纖發(fā)送頭為HFBR- 1414Z。HFBR-2412TZ的輸出電平雖為標(biāo)準(zhǔn)的TTL電平，但是邏輯與發(fā)送信號(hào)相反，整體相當(dāng)于一個(gè)反向器，這一點(diǎn)在設(shè)計(jì)中需要特別注意。整形電路中采用是TI公司SN74F04六路高速反相器完成信號(hào)的加重或整形，同時(shí)該芯片也具有一定的隔離作用。在設(shè)計(jì)中可以多個(gè)輸出通道共用一片SN74F04，但為防止出現(xiàn)串?dāng)_，在本文所述設(shè)計(jì)中是獨(dú)立使用的，并將不用的輸入端接至芯片的電源端。設(shè)計(jì)中采用如下措施可以提高輸出信號(hào)的質(zhì)量：①使用小封裝的電容退耦（電容封裝影響寄生參數(shù)）；②模擬地與數(shù)字地不做分割，但將易引入接地噪聲的電路和模擬電路的鋪銅設(shè)置為孤島再進(jìn)行連接。

1.3 功率放大電路設(shè)計(jì)

圖5所示為功率放大電路的硬件結(jié)構(gòu)。在功率放大電路中，通過功率MOSFET驅(qū)動(dòng)控制功率MOSFET的關(guān)斷，使儲(chǔ)能電容中的電能向負(fù)載釋放產(chǎn)生高壓脈沖。

圖5 功率放大電路結(jié)構(gòu)

為防止輸出振蕩，并使高壓脈沖的前后沿更陡峭，應(yīng)當(dāng)減少電路中的寄生參數(shù)。該電路的寄生參數(shù)主要為寄生電阻和寄生電感，主要來自器件中的寄生參數(shù)影響和PCB走線。設(shè)計(jì)中功率MOSFET驅(qū)動(dòng)選擇采用IXYS公司的集成驅(qū)動(dòng)芯片IXRFD630，按照IXYS公司的測(cè)試結(jié)果在CC=15V，OUT= 100mA，即驅(qū)動(dòng)信號(hào)頻率接近1MHz的工作條件下，該芯片在低電平輸出時(shí)的輸出阻抗為0.17W，有利于功率MOSFET在關(guān)斷時(shí)泄荷。與驅(qū)動(dòng)芯片搭配使用的功率MOSFET為IXYS公司的RF-MOSFET系列芯片DE475-102N21A，依照數(shù)據(jù)手冊(cè)該MOSFET導(dǎo)通時(shí)漏源內(nèi)阻僅為0.45W，寄生參數(shù)很低。儲(chǔ)能電容選用941C10W1K無感電容，容值為1mF，ESR為5mW，ESL僅為24nH。在電路進(jìn)行布局時(shí)器件的放置應(yīng)緊湊，并使用短粗的走線；儲(chǔ)能電容要靠近功率MOSFET的漏極和源極，而不應(yīng)外接。

針對(duì)儲(chǔ)能電容中的電能會(huì)沿限流電阻向高壓電源放電，導(dǎo)致電壓迅速下降的問題，電路中采用的解決方式是，利用空氣開關(guān)的隔離作用斷開高壓電源與電路的連接，同時(shí)也可提高操作的安全性。

2 實(shí)驗(yàn)及結(jié)果分析

圖6為實(shí)驗(yàn)平臺(tái)的結(jié)構(gòu)示意圖。圖7為實(shí)驗(yàn)裝置實(shí)物圖。該實(shí)驗(yàn)主要檢測(cè)觸發(fā)脈沖是否有丟失現(xiàn)象，以及高壓脈沖的前沿是否達(dá)到標(biāo)準(zhǔn)。驅(qū)動(dòng)電路2為示波器提供觸發(fā)信號(hào)，保證示波器能夠被穩(wěn)定觸發(fā)并完整記錄高壓脈沖的波形。試驗(yàn)中使用100∶1高壓探頭測(cè)量功率電路1輸出的高壓脈沖。實(shí)驗(yàn)以頻率500kHz、1MHz在占空比為10%、20%、30%時(shí)各進(jìn)行1次，設(shè)定儲(chǔ)能電容的預(yù)充電壓值為500V，并統(tǒng)一設(shè)置脈沖個(gè)數(shù)為10個(gè)，測(cè)試值為高壓脈沖信號(hào)的上升時(shí)間，表1所示為實(shí)驗(yàn)結(jié)果，圖8所示為1MHz，10%占空比的測(cè)試波形，圖中上方的波形為示波器的觸發(fā)信號(hào)，即驅(qū)動(dòng)電路2的輸出信號(hào)下方的波形為輸出的高壓脈沖。圖中驅(qū)動(dòng)電路2的輸出出現(xiàn)震蕩的原因主要為驅(qū)動(dòng)電路2直接與示波器連接，即與后級(jí)的匹配電路完全斷開；而高壓脈沖中部凹陷則與實(shí)驗(yàn)電路中的電纜線未采用同軸的接法，且未加屏蔽所致，而圖9所示，設(shè)備裝機(jī)后的檢測(cè)波形則未出現(xiàn)這種問題。

圖6 實(shí)驗(yàn)平臺(tái)結(jié)構(gòu)示意

圖7 實(shí)驗(yàn)裝置實(shí)物

表1 高壓脈沖輸出實(shí)驗(yàn)結(jié)果

圖8 測(cè)試波形

圖9 裝機(jī)后的檢測(cè)波形

實(shí)驗(yàn)結(jié)果表明，輸出高壓脈沖的前沿被控制在14ns以內(nèi)。此外，如測(cè)試波形圖中所示，驅(qū)動(dòng)電路輸出信號(hào)的前后沿也未超過4ns。

3 結(jié)論

本文詳述了高壓高重頻脈沖發(fā)生裝置的研制過程。著重介紹了在脈沖信號(hào)源設(shè)計(jì)中利用嵌入的CPU軟核進(jìn)行參數(shù)運(yùn)算，節(jié)約片內(nèi)資源的消耗的方法；驅(qū)動(dòng)電路中脈沖整形電路的設(shè)計(jì)要點(diǎn)，以及功率放大電路中降低電路寄生參數(shù)的方式。實(shí)驗(yàn)結(jié)果表明，驅(qū)動(dòng)電路輸出信號(hào)的前后沿未超過4ns，輸出高壓脈沖的前沿被控制在14ns以內(nèi)。

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Fabrication of High-repetition-frequency High-voltage Narrow Pulse Source

Shang Mingjian Li Qiang

(School of Information Engineering, Southwest University of Science and Technology, Mianyang, Sichuan 621010)

This paper introduces the development process of a High-repetition-frequency high-voltage narrow pulse source . This equipment includes pulse signal source, drive circuit and power amplification circuit. The article describes in detail about the methods of design pulse signal source with FPGA, pulse shaping circuit in the drive circuit design and reduce the parasitic parameters of circuit in the power amplifier circuit. When Device work at 1MHz repetition frequency, the rising edge of the high voltage pulse keep in 14ns on 50Wload.

FPGA; pulse shaping; 1MHz repetition frequency

尚明?。?992-），男，西南科技大學(xué)在讀研究生，研究方向?yàn)闇y(cè)控技術(shù)及通信電路設(shè)計(jì)。

特殊環(huán)境機(jī)器人技術(shù)四川省重點(diǎn)實(shí)驗(yàn)室開放基金資助項(xiàng)目（13zxtk07）