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        一種高速基帶信號處理板中的雙DA同步技術

        2017-11-07 09:18:37
        無線電工程 2017年12期
        關鍵詞:板卡基帶信號處理

        李 超

        (中國電子科技集團公司第五十四研究所,河北 石家莊 050081)

        一種高速基帶信號處理板中的雙DA同步技術

        李 超

        (中國電子科技集團公司第五十四研究所,河北 石家莊 050081)

        針對雙DA在起始工作中隨機出現(xiàn)異步工作的問題,在總結現(xiàn)有雙DA同步技術優(yōu)缺點的基礎上,通過進一步分析問題產生的機理,提出了一種基于鎖相環(huán)檢測的雙DA同步技術。通過應用該同步技術,設計并實現(xiàn)了一種高速基帶信號處理板卡。通過實驗比對該雙DA同步技術使用前后板卡輸出的基帶信號眼圖,確定該同步技術可以有效解決以上問題。

        正交調制;DA同步;異或;鎖相環(huán);眼圖

        0 引言

        在星地高速數據傳輸系統(tǒng)中,QPSK調制體制被廣泛采用[1]。近年,隨著傳輸碼率的增長,8PSK、16-QAM和16-APSK等高階調制體制也開始逐步使用[2],采用正交調制技術可以實現(xiàn)以上調制體制。這就需要設計一種高速基帶信號處理板卡,通過FPGA邏輯設計對傳輸數據源進行星座點映射、成形濾波和信道預失真等處理,并通過2片高速DA芯片分別產生并輸出I/Q兩路基帶信號,進而通過微波集成正交調制器完成正交調制[3]。為了保證正交調制的正確性,I/Q兩路基帶信號輸出必須同步[4],即高速基帶信號處理板需要重點設計并保證2片DA芯片工作在同步狀態(tài)。

        文獻[5]從原理上提出對于TS8610型DA芯片,在不能保證2片DA芯片同步工作的情況下,可以根據2片DA芯片輸出時鐘的相位差,在FPGA內部對輸出數據進行補償,達到滿足I/Q兩路基帶信號同步輸出的目的。文獻[6]根據以上原理,設計并實現(xiàn)了一種采用TS8610型DA芯片的高速基帶信號處理板卡,進一步驗證了原理的可行性。以上文獻雖然根據實際情況提出了一種特殊的解決途徑,其思想卻具有普遍意義,即可以通過2片DA芯片輸出時鐘檢測其是否同步工作,然后通過后續(xù)處理實現(xiàn)I/Q基帶信號同步輸出的目的。當然,對于TS8610型DA芯片,不需要對輸出數據進行補償,而只需通過復位上電的方法,也可以達到DA同步的目的[7]。目前常采用的同步檢測方法主要有2種:① 對2片DA輸出的時鐘分別進行采樣,然后通過數字信號處理算法,對采樣數據進行處理,達到同步檢測的目的,其中文獻[8-9]基于隨機采樣原理實現(xiàn)同步檢測,文獻[10]應用固定低頻頻率采樣時鐘,通過引入數字相關法實現(xiàn)同步檢測;② 采用模擬信號處理方式對2片DA輸出的時鐘進行異或運算,然后對異或運算后的信號進行處理,達到同步檢測的目的,文獻[11]對異或后的信號進行積分處理,再與判決電壓比較,實現(xiàn)同步檢測的目的,文獻[12]根據以上原理,使用濾波器、EP08型功分器和LM293D型電壓比較器等芯片,設計并驗證了該種雙DA同步檢測技術。

        對于第一種同步檢測方法,若采用隨機采樣檢測,由于隨機采樣存在一定的偶然性與規(guī)律性沖突的現(xiàn)象,為了滿足檢測精度的要求,采樣樣本數必須足夠大[13],這就需要很長的采樣時間,導致工程應用中板卡工作準備時間較長;若采用固定低頻頻率采樣檢測,當引入數字相關法檢測2路時鐘信號相位差時,由于該方法主要針對正弦或余弦信號檢測[14],此時對不同頻率的待采樣方波信號,需要選擇合適的采樣頻率,而在工程實際中,待采樣信號頻率會隨著應用狀態(tài)的改變而時常發(fā)生變化,這就限制了該方法的使用。對于第二種同步檢測方法,若對異或信號進行積分處理后再與基準電壓進行比較,現(xiàn)有的電壓比較方法主要使用電壓比較器實現(xiàn)[15],由于不同應用場合電壓比較器比較基準電壓值往往不一致;此外,由于電壓比較器輸入的待比較信號在由交流信號轉換為直流信號的濾波處理過程中,電容器封裝及容值的不同選擇將導致濾波電路諧振頻率發(fā)生變化[16],也會對比對結果產生比較大的影響。

        本文根據實際工程需要,采用模擬信號處理方式,應用鎖相環(huán)對DA同步狀態(tài)進行檢測,簡化了同步檢測電路的設計,并提高了同步檢測的可靠性。最后,通過設計一種基帶信號處理板卡實現(xiàn)并驗證了該雙DA同步技術。

        1 高速基帶信號處理板卡總體設計

        高速基帶信號處理板卡設計的DA芯片輸入采樣時鐘頻率范圍為1 000~2 500 MHz,支持PCI總線、本地文件播發(fā)及LVDS調制數據源接入等功能。板卡原理框圖如圖1所示。

        LVDS接口用于接收外部數據源,并將外部數據源接入到用于進行基帶信號處理的FPGA中;DDR RAM用于存儲通過PCI總線加載到電路板卡上的本地ASCII編碼文件或衛(wèi)星基帶數據,并依據需要,將這些數據源加載到FPGA中;Spartan-3AN一端通過PCI橋接芯片連接到CPCI背上,另一端連接FPGA,實現(xiàn)FPGA與主控板的數據傳輸。

        圖1 高速基帶信號處理板原理

        2 DA不同步機理分析

        本文DA選用MD652D芯片[17],芯片內部結構原理圖如圖2所示。

        圖2 MD652D芯片內部原理

        由圖2可知,MD652D芯片根據功能可以分為多路復用單元和數模轉換單元兩部分。多路復用單元接收4組(A[11:0]、B[11:0]、C[11:0]、D[11:0]),輸入信號和1路復位信號(RESET)。內部產生的4分頻時鐘信號,用于每隔4個采樣周期(CKI為輸入采樣時鐘),對輸入信號進行1次采樣,并將采樣數據鎖存至寄存器。多路復用單元根據輸入的采樣時鐘,將鎖存的數據復用轉換為1路12 bit高速數據,并將轉換后的高速數據接入后端的數模轉換單元。VCCP輸入電壓為3.3 V,VEE輸入電壓為-5 V,VCC接地。

        2片BTMD652D芯片的輸入采樣時鐘信號在芯片上電前已確保達到穩(wěn)定,但對于接收芯片,會隨機出現(xiàn)2種相位狀態(tài),即CKI相位1狀態(tài)與CKI相位2狀態(tài),如圖3所示。

        由圖3可知,在芯片上電過程中,當VEE輸入電壓達到-4.5 V,且VCCP輸入電壓達到2.9 V時,芯片才開始正常工作[18]。若在T1時刻,2片DA芯片開始同時上電,則在T2、T4時刻,DA1與DA2分別開始進入正常工作狀態(tài)。此時若輸入時鐘為相位1狀態(tài)時,在T3時刻,輸入芯片的采樣時鐘上升沿開始被DA1有效接收,而在T6時刻,輸入芯片的采樣時鐘上升沿才開始被DA2有效接收,即DA2比DA1晚工作一個采樣時鐘周期,此時2片DA工作在異步狀態(tài),由圖2分析的芯片工作原理可知,此時2片DA芯片內部的多路復用單元和數模轉換單元都將工作在異步狀態(tài);而此時若輸入時鐘為相位2狀態(tài)時,在T5時刻,輸入芯片的采樣時鐘上升沿開始被DA1與DA2同時有效接收,此時兩片DA工作在同步狀態(tài)。由于輸入時鐘的相位狀態(tài)是隨機出現(xiàn)的,則兩片DA在起始工作時會隨機出現(xiàn)異步工作的問題。

        圖3 MD652D芯片初始工作狀態(tài)示意圖

        3 DA同步設計

        DA同步設計可分為3部分:DA同步復位方式選擇、DA同步檢測信號選擇和DA同步電路設計。

        根據DA不同步機理分析可知,通過對芯片重新上電,可以實現(xiàn)同步復位??紤]到后續(xù)電路設計的簡易性,分析BTMD652D芯片RESET引腳可知,當該引腳邏輯電平為低時,多路復用單元相位被置為0,鎖存單元清零,此時DAC輸出為常數。同時,芯片內部采樣時鐘及4分頻時鐘均置為低電平。當該引腳邏輯電平為高時,芯片開始正常工作。由分析可知,通過使用RESET引腳可以復位芯片工作的起始時間,從而達到DA同步復位的目的。

        為了檢測DA之間是否同步工作,需要確定待檢測信號,本方案選擇雙DA輸出的CK4O信號作為待檢測信號。通過使用RESET引腳,改變雙DA的工作狀態(tài),待檢測信號狀態(tài)如圖4所示。

        圖4 MD652D芯片同步狀態(tài)檢測信號

        如圖4所示,CLK4O1與CLK4O2信號分別為2片DA的內部4分頻時鐘輸出信號,RESET2為第2片DA芯片引腳RESET的邏輯輸入電平。在T1時刻,由于RESET2信號變?yōu)楦唠娖剑珼A2開始正常工作。DA2在T2時刻接收到第一個有效的采樣時鐘上升沿,DA2芯片內部的4分頻時鐘開始產生。此時,CLK4O1與CLK4O2存在90°的相差,2片DA工作在異步狀態(tài)。在T3時刻,RESET2產生一個低脈沖信號,在T4時刻RESET2恢復為高電平。在T3與T4時刻之間,DA2處于復位狀態(tài),此時CLK4O2信號為低電平。若T4時刻落于如圖4所示時間節(jié)點,CLK4O1與CLK4O2相位差為0,此時2片DA將達到同步工作狀態(tài)。

        DA同步電路根據高速基帶信號處理板卡總體設計中選用的FPGA芯片型號,完全利用FPGA資源設計并實現(xiàn)。由于總體設計中選用的FPGA芯片型號為XC5VSX95T,其自帶的PLL(Phase Locked Loop)鎖相環(huán)硬核輸入的時鐘范圍為19~710 MHz,輸入時鐘占空比要求根據輸入時鐘范圍有所不同,介于25/75%~45/55%之間[19]。由此可知,同步電路支持的DA芯片輸入采樣時鐘頻率范圍為76~2 840 MHz,滿足高速基帶信號處理板卡總體設計要求。DA同步電路原理圖如圖5所示。

        圖5 DA同步電路原理

        如圖5所示,F(xiàn)PGA通過時鐘專用引腳,接收2片DA輸出的4分頻時鐘信號CLK4O1與CLK4O2。在FPGA中進行DA同步電路設計時,首先將這2路時鐘信號分別接入FPGA中的2個PLL模塊,并分別對這2個PLL模塊設置參數,使其分別產生與其輸入時鐘信號對應的同頻同相的時鐘信號CLKa1、CLKb1及輸入時鐘信號2分頻后的同相時鐘信號CLKa2、CLKb2。將這4路輸出的時鐘信號接入數據選通單元,選通模式有2種:當CLK4O1與CLK4O2的頻率大于等于355MHz時,將CLKa2與CLKb2時鐘信號分別接入CLK1及CLK2輸出引腳;反之則將CLKa1與CLKb1時鐘信號分別接入CLK1及CLK2輸出引腳。數據選通的判別信號由板卡輸入的10 MHz時鐘與CLKb2通過計數器方式鑒頻自動獲得。CLK1及CLK2輸出的2路時鐘信號經過異或運算后形成時鐘信號CLK3,此時CLK3將根據不同的輸入,產生4種不同狀態(tài)的輸出信號,如圖6所示。

        圖6 異或運算輸出信號狀態(tài)示意圖

        如圖6所示,若2片DA不同步工作,CLKa1與CLKb1頻率范圍為19~355 MHz,則CLK3為狀態(tài)1形式的輸出信號;若2片DA不同步工作,CLKa1與CLKb1頻率范圍為355~710 MHz,則CLK3為狀態(tài)2或狀態(tài)3形式的輸出信號;若2片DA同步工作,實際中CLKa1與CLKb1由于傳輸路徑時延差等原因,會存在一定的相位誤差,則2路信號異或會產生高頻毛刺,即CLK3為狀態(tài)4形式的輸出信號。

        由圖6分析可知,在雙DA不同步工作時,CLK3時鐘信號的占空比可能為25/75%,這已經達到了PLL工作的下限。當該信號接入PLL后,PLL將不能長時間穩(wěn)定工作,PLL輸出LOCK鎖定指示信號將不能輸出穩(wěn)定的高電平;相反,若DA同步工作后,由于CLK3中存在高頻毛刺的干擾,PLL輸出LOCK鎖定指示信號將不能輸出穩(wěn)定的低電平。所以PLL3輸出的LOCK鎖定指示信號需要經過低通濾波等處理,并最終產生穩(wěn)定的指示信號LOCK1。

        將LOCK1信號接入DA自動復位單元,當DA不同步工作后,該單元自動產生DA復位脈沖,直到DA同步工作。

        4 板卡驗證測試及分析

        通過XILINX ISE軟件編寫高速基帶信號處理板卡驗證程序,驗證原理框圖如7所示。

        圖7 板卡驗證原理

        如圖7所示,采用PN序列作為測試數據源,數據源通過串并變換及QPSK符號映射,然后通過多相結構的4倍采樣成形濾波器,形成2組并行的采樣輸出數據,將2組數據分別送入2片DA,產生I/Q兩路基帶信號。將I/Q兩路基帶信號分別接入高速示波器通道1及通道2。通過使用ISE軟件自帶的VIO單元,由ChipScope軟件在線配置,動態(tài)開啟或關閉DA同步電路功能。部分測試截圖如圖8、圖9和圖10所示。

        圖8 高速基帶信號處理板卡實物

        圖9 DA不同步工作時I/Q輸出信號眼圖

        圖10 DA同步工作時I/Q輸出信號眼圖

        圖8為高速基帶信號處理板卡實物圖,通過該板塊,完成對雙DA同步電路試驗驗證。當高速基帶信號處理板卡加電后,若關閉雙DA同步電路功能,則I/Q兩路基帶信號可能形成如圖9所示的信號狀態(tài)。此時觀察I/Q兩路基帶信號眼圖可知,2路信號相位差約90°,即2路DA工作在異步狀態(tài)。若此時開啟雙DA同步電路功能,I/Q兩路基帶信號相位將調整為一致狀態(tài),如圖10所示,即此時2片DA工作在同步狀態(tài)。在1 000~2 500 MHz范圍內改變DA采樣時鐘頻率,并通過反復通斷板卡電源重復以上實驗。雙DA同步電路皆可以穩(wěn)定工作。

        5 結束語

        本文提出了一種雙DA同步技術,并使用該技術設計并實現(xiàn)了一種高速基帶信號處理板卡。其中DA同步電路完全由FPGA實現(xiàn),簡化了硬件設計,并提高了硬件可靠性。同時,由于本方案采用檢測待測信號占空比的方法檢測雙DA工作狀態(tài),降低了外圍電路對檢測信號信息提取的干擾,提高了DA同步電路工作的準確性和可靠性。此外,目前主流FPGA中都集成有異或單元、PLL單元及計數器等單元,這就增加了該電路的可移植性。

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        DualDASynchronizationTechniqueinHighSpeedBasebandSignalProcessingBroad

        LI Chao

        (The54thResearchInstituteofCETC,ShijiazhuangHebei050081,China)

        In this paper,a new technology of dual DA synchronization based on phase locked loop detection is proposed,by further analyzing the mechanism of the problem of dual DA asynchronous working randomly at the initial time and summarizing the advantages and disadvantages of the existing dual DA synchronization technologies.In applying this technology,a high speed baseband signal processing board is designed and implemented.Finally,the baseband signal eye diagrams using or not using the technology are compared.And it is determined that the dual DA synchronization technology can solve the problem effectively.

        orthogonal modulation;exclusive-or operation;phase locked loop;eye diagram

        10.3969/j.issn.1003-3106.2017.12.03

        李超.一種高速基帶信號處理板中的雙DA同步技術[J].無線電工程,2017,47(12):10-14.[LI Chao.Dual DA Synchronization Technique in High Speed Baseband Signal Processing Broad[J].Radio Engineering,2017,47(12):10-14.]

        TN911

        A

        1003-3106(2017)12-0010-05

        2016-12-09

        國家部委基金資助項目;中國電子科技集團公司第五十四研究所發(fā)展基金資助項目(YX161140001)。

        李超男,(1985—),工程師。主要研究方向:衛(wèi)星通信。

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