陳東成,胡敬營(yíng),曾范昌

(江蘇自動(dòng)化研究,江蘇 連云港 222061)

LCD控制器的FPGA實(shí)現(xiàn)

陳東成*,胡敬營(yíng),曾范昌

(江蘇自動(dòng)化研究,江蘇 連云港 222061)

為實(shí)現(xiàn)PC輸出在LCD原屏上的顯示,設(shè)計(jì)了一種基于FPGA的LCD控制器,采用IP核搭建系統(tǒng)的框架,系統(tǒng)核心控制CPU采用了Xilinx的MicroBlaze軟核,系統(tǒng)對(duì)外通信通過(guò)串口實(shí)現(xiàn);通過(guò)Xilinx的集成邏輯分析儀IP核ILA在線采集輸入、中間以及輸出數(shù)據(jù),驗(yàn)證系統(tǒng)的可行性及數(shù)據(jù)處理的正確性;最終的實(shí)驗(yàn)結(jié)果表明,所設(shè)計(jì)的控制器能夠驅(qū)動(dòng)LCD原屏,并且支持多種接口的視頻輸入,顯示畫(huà)面穩(wěn)定,同時(shí)實(shí)現(xiàn)了兩路視頻的畫(huà)中畫(huà)顯示,并可作為PC輸出設(shè)備及視頻監(jiān)視設(shè)備。

FPGA;視頻接口;LCD控制器;IP核;ILA

計(jì)算機(jī)的顯示設(shè)備已經(jīng)從傳統(tǒng)的CRT顯示器過(guò)度到當(dāng)前的液晶顯示器,目前液晶顯示器已經(jīng)是計(jì)算機(jī)顯示設(shè)備的主流,并且顯示器的分辨率正朝著越來(lái)越大的方向發(fā)展,顯示接口類(lèi)型也越來(lái)越多樣化。常用的顯示器接口類(lèi)型有VGA、DVI接口,較新型的顯示器具有HDMI或者DisplayPort顯示輸入接口,然而接口中用到的最多的依然是VGA接口,幾乎所有的顯示器均具有VGA接口,主流計(jì)算機(jī)通常都有VGA和DVI兩類(lèi)輸出類(lèi)型。目前生產(chǎn)顯示器的廠商眾多,各大PC廠商均有自己的顯示器品牌,其他公司如三星、AOC等廠商則專(zhuān)門(mén)研發(fā)生產(chǎn)顯示設(shè)備,并占有較大的視場(chǎng)。LCD控制器是顯示器的核心控制部分,用來(lái)控制顯示器的輸入類(lèi)型、使顯示器適應(yīng)輸入視頻的分辨率以及調(diào)整輸入視頻的亮度、對(duì)比度等參數(shù)。當(dāng)前各大廠商的LCD控制器多采用專(zhuān)用芯片作為控制核心,芯片的核心技術(shù)被少數(shù)幾個(gè)廠商掌握,國(guó)內(nèi)則在核心芯片方面受?chē)?guó)外廠商制約;另外,國(guó)外廠商生產(chǎn)的LCD控制器芯片更新?lián)Q代的周期極快,通常3年～5年就會(huì)停產(chǎn),無(wú)法滿足一些國(guó)產(chǎn)顯示設(shè)備的保障需求。針對(duì)以上的問(wèn)題,設(shè)計(jì)了一種基于FPGA的LCD控制器,該控制器核心框架由IP核搭建,通過(guò)Xilinx的軟核MicroBlaze控制IP和的工作;并且設(shè)計(jì)的控制器能夠支持多種類(lèi)型接口的視頻輸入,LCD原屏驅(qū)動(dòng)信號(hào)直接由FPGA的LVDS數(shù)據(jù)給出,對(duì)外通過(guò)串口實(shí)現(xiàn)對(duì)系統(tǒng)的控制,能夠滿足某些特殊應(yīng)用的多功能綜合顯示的需求,并且顯示驅(qū)動(dòng)控制器的核心技術(shù)采用IP核實(shí)現(xiàn),將邏輯在FPGA芯片上實(shí)現(xiàn),使得功能不受特定芯片的影響,滿足某些特殊產(chǎn)品保障周期長(zhǎng)的要求[1-3]。

所設(shè)計(jì)的LCD控制器支持普通計(jì)算機(jī)的常用輸出接口,具有VGA、DVI、HDMI,并且本系統(tǒng)中還添加了PAL/NTSC接口,滿足了科研生產(chǎn)使用中監(jiān)視器的功能。目前實(shí)現(xiàn)了單路多種接口視頻信號(hào)的輸入及顯示,已經(jīng)兩種視頻的畫(huà)中畫(huà)顯示。在后續(xù)的工作中,將研究實(shí)現(xiàn)多路視頻的畫(huà)面分割顯示以及通過(guò)命令選擇任意路視頻的全屏顯示,更加豐富顯示設(shè)備的功能,滿足特殊領(lǐng)域的應(yīng)用。

1 系統(tǒng)設(shè)計(jì)

設(shè)計(jì)的LCD控制器主要包括輸入接口、輸出接口、解碼模塊、數(shù)據(jù)緩存模塊、串口控制、電源模塊、外部存儲(chǔ)模塊以及FPGA核心處理模塊幾個(gè)部分,系統(tǒng)框圖如圖1所示,以下分別介紹各個(gè)部分的組成及功能。

圖1 系統(tǒng)功能框圖

圖2 LCD原屏驅(qū)動(dòng)時(shí)序圖

1.1 輸出顯示接口設(shè)計(jì)

本文所采用的LCD原屏是SHARP的TFT-LCD模塊,該屏的分辨率為1 600×1 200,驅(qū)動(dòng)數(shù)據(jù)為24 bit數(shù)據(jù),分為R、G、B 3種數(shù)據(jù),每種數(shù)據(jù)占8 bit。LCD的對(duì)外接口為兩場(chǎng)800×1 200的LVDS信號(hào),每場(chǎng)信號(hào)有4對(duì)數(shù)據(jù)線和一對(duì)時(shí)鐘線[4]。圖2為L(zhǎng)CD原屏的LVDS驅(qū)動(dòng)數(shù)據(jù)協(xié)議時(shí)序,由圖可知LVDS信號(hào)中包含了所有的圖像數(shù)據(jù)信息以及視頻的同步信息。系統(tǒng)的圖像數(shù)據(jù)在FPGA內(nèi)根據(jù)顯示屏的驅(qū)動(dòng)接口協(xié)議進(jìn)行編碼,通過(guò)LVDS信號(hào)引腳輸出,直接驅(qū)動(dòng)LCD原屏[5-6]。

1.2 視頻輸入模塊

系統(tǒng)采用了ADV7842作為視頻解碼芯片,該芯片可解碼多種類(lèi)型的視頻信號(hào),包括HDMI、DVI、VGA以及PAL/NTSC接口類(lèi)型的視頻,這包含了顯示器常用的接口類(lèi)型。解碼芯片支持HDMI 1.4a協(xié)議,由于DVI與HDMI的兼容性,并且該芯片有兩組HDMI解碼接口,因此該芯片同時(shí)也能夠解碼DVI 1.0信號(hào)。該解碼芯片的模擬視頻接口支持VGA,最大支持1 920×1 200@75 frame/s的UXGA模擬視頻。視頻解碼后的輸出格式可選擇RGB或YCbCr格式,對(duì)于PAL/NTSC制的各行掃描視頻可轉(zhuǎn)換成逐行掃描視頻輸出。該解碼芯片的上述幾種數(shù)據(jù)接口并行存在,但是同一時(shí)刻只能有一種接口工作,滿足了顯示器多種接口類(lèi)型的要求[7]。

1.3 數(shù)據(jù)緩存單元設(shè)計(jì)

由于所設(shè)計(jì)的LCD控制器支持多種分辨率的視頻輸入,將輸入的視頻都將在一塊1 600×1 200的LCD顯示屏上輸出,對(duì)于輸入分辨率不等于1 600×1 200的視頻,需要將視頻轉(zhuǎn)換成1 600×1 200的分辨率輸出顯示,然而所用的FPGA資源寶貴并且非常有限,并且系統(tǒng)需要緩存的數(shù)據(jù)量較大,片上資源無(wú)法滿足需求,因此這里采用外部DDR3存儲(chǔ)芯片作為數(shù)據(jù)處理的中間緩存芯片。系統(tǒng)目前的硬件設(shè)計(jì)是4路輸入視頻,為后續(xù)研究4路畫(huà)面分割器等其他功能做了準(zhǔn)備,并且為以后3 840×2 160視頻的顯示設(shè)備的研發(fā)做準(zhǔn)備,系統(tǒng)在設(shè)計(jì)時(shí)采用了4片DDR3芯片組成了64 bit的外部存儲(chǔ)空間,DDR3芯片的實(shí)際運(yùn)行速度可達(dá)800 MHz,這里設(shè)DDR3的對(duì)寫(xiě)效率為60%,那么系統(tǒng)的外部緩存帶寬可達(dá)800 MHz×2×64 bit×60%=7.68 Gbit/s,完全滿足系統(tǒng)的帶寬要求,也足以支持幀頻為60幀的3 840×2 160視頻的數(shù)據(jù)緩存需要。

1.4 FPGA處理單元設(shè)計(jì)

FPGA作為系統(tǒng)的核心處理單元承擔(dān)絕大部分?jǐn)?shù)據(jù)處理任務(wù),FPGA采用Xilinx的XC7V485T系列芯片,該芯片片上資源豐富,滿足系統(tǒng)當(dāng)前的資源需求,同時(shí)也能夠滿足3 840×2 160視頻顯示控制系統(tǒng)開(kāi)發(fā)的需求。開(kāi)發(fā)環(huán)境采用Xilinx公司專(zhuān)門(mén)用來(lái)開(kāi)發(fā)7系列FPGA的集成開(kāi)發(fā)環(huán)境vivado,該開(kāi)發(fā)環(huán)境可通過(guò)圖形化界面操作,用多種ip核模塊搭建復(fù)雜的數(shù)據(jù)處理系統(tǒng)[8]。

圖3 FPGA內(nèi)部功能框圖

圖4 MicroBlaze軟核處理器結(jié)構(gòu)

系統(tǒng)的核心處理工作均在FPGA中完成,數(shù)據(jù)在FPGA中的處理流程原理框圖如圖3所示,圖3所示為系統(tǒng)的關(guān)鍵IP核,MicroBlaze核是系統(tǒng)的控制核心,通過(guò)axi總線同LogiWin、LogiCVC以及MIG等IP核進(jìn)行數(shù)據(jù)交換,控制IP核的工作模式。圖像數(shù)據(jù)通過(guò)解碼芯片解碼輸入到FPGA中的LogiWin核,該核的作用是對(duì)輸入的圖像做初步的處理,如輸入圖像和LCD的分辨率不匹配時(shí),該IP核能夠?qū)D像縮放到LCD分辨率的尺寸,該IP核也能夠?qū)斎霐?shù)據(jù)做顏色空間以及亮度、對(duì)比度等基本的圖像變換,由于系統(tǒng)將實(shí)現(xiàn)輸入視頻的畫(huà)中畫(huà)顯示,因而系統(tǒng)采用了兩個(gè)LogiWin核,每一個(gè)核對(duì)應(yīng)了一個(gè)解碼芯片輸出;LogiWin處理過(guò)的圖像通過(guò)MIG核存儲(chǔ)到片外DDR3。以便LogiCVC核從中讀取數(shù)據(jù),DDR3的另一個(gè)作用是輸入輸出幀率的轉(zhuǎn)換,系統(tǒng)中輸出LCD的幀率是60 frame/s,而當(dāng)輸入數(shù)據(jù)為模擬視頻PAL時(shí),其幀頻只有25幀,通過(guò)DDR3就能夠使輸出、輸入幀頻平緩過(guò)渡;LogiCVC核的作用是按照LCD的接口協(xié)議生成標(biāo)準(zhǔn)視頻時(shí)序,同時(shí)LogiCVC從DDR3中讀取視頻數(shù)據(jù)插入到生成的標(biāo)準(zhǔn)視頻時(shí)序中,如需將兩路輸入視頻合成一路畫(huà)中畫(huà)視頻輸出,LogiCVC則可將一路作為背景,另一路在圖像的任意位置輸出。由于本系統(tǒng)所用的LCD原屏的驅(qū)動(dòng)數(shù)據(jù)有兩場(chǎng)LVDS信號(hào),這里采用編寫(xiě)的Single to Dual核將LogiCVC輸出的并行LCD驅(qū)動(dòng)時(shí)序按奇偶時(shí)鐘分成兩組并行數(shù)據(jù),分完的兩組并行數(shù)據(jù)通過(guò)parellel to LVDS核轉(zhuǎn)成LVDS信號(hào)輸出直接驅(qū)動(dòng)LCD原屏。

另外,系統(tǒng)所采用的解碼芯片ADV7842需通過(guò)IIC總線配置工作模式,系統(tǒng)采用FPGA中的IIC核作為控制接口,控制核心MicroBlaze將IIC控制數(shù)據(jù)通過(guò)IP核發(fā)送到ADV7842;外部的控制命令通過(guò)串口發(fā)送到FPGA,使得系統(tǒng)能夠根據(jù)命令情況配置ADV7842的工作方式,同時(shí)也能夠?qū)⑾到y(tǒng)當(dāng)前的狀態(tài)發(fā)送到外部控制單元,系統(tǒng)的外部控制接口采用串口IP核,該核作為外部控制核心與MicroBlaze的傳輸中介,使得系統(tǒng)能夠與外部友好交互;由于VGA視頻支持的分辨率有很多種,對(duì)于目前的VGA視頻解碼芯片,通常都不能自適應(yīng)不同分辨率的VGA視頻,這里在LogiCVC輸出端添加了vag_adapt核來(lái)判斷是否有視頻輸入,如無(wú)視頻輸入,則vag_adapt核向GPIO核發(fā)送狀態(tài)信號(hào),GPIO向控制核心發(fā)出中斷,使得系統(tǒng)能夠自適應(yīng)VGA輸入;本LCD控制器系統(tǒng)的復(fù)雜性較高,綜合后生成的bit文件較大,如直接將其燒寫(xiě)到Flash中,在系統(tǒng)上電啟動(dòng)時(shí),由于系統(tǒng)中存儲(chǔ)程序的ram存儲(chǔ)資源有限,導(dǎo)致程序無(wú)法自啟動(dòng),系統(tǒng)上電用Bootloader通過(guò)SPI將Flash中的程序引導(dǎo)到DDR3中,系統(tǒng)從DDR3執(zhí)行程序,這樣可以實(shí)現(xiàn)程序上電的自啟動(dòng)[9-10]。

2 MicroBlaze程序設(shè)計(jì)

所設(shè)計(jì)的LCD控制系統(tǒng)的FPGA設(shè)計(jì)部分包括硬件語(yǔ)言設(shè)計(jì)以及軟件語(yǔ)言設(shè)計(jì)兩部分,系統(tǒng)的硬件語(yǔ)言設(shè)計(jì)部分即上述通過(guò)IP核搭建系統(tǒng)的框架,所用的IP核為自己設(shè)計(jì)或Xilinx官方提供的IP核,框架搭建完成后即可生成相應(yīng)的硬件描述語(yǔ)言。系統(tǒng)的核心控制工作有MicroBlaze軟核來(lái)完成,該軟核是一種針對(duì)Xilinx FPGA器件而優(yōu)化的功能強(qiáng)大的32位處理器,是業(yè)界最快的軟處理器IP核解決方案,支持CoreConnect總線的標(biāo)準(zhǔn)外設(shè)合集,具有兼容性和重復(fù)利用性,最精簡(jiǎn)的核只需將近400個(gè)Slice,軟件程序用C語(yǔ)言編寫(xiě)[11]。圖4為MicroBlaze軟核處理器結(jié)構(gòu)。

2.1 初始化設(shè)計(jì)

這里的核心控制MicroBlaze控制著整個(gè)系統(tǒng)中各個(gè)模塊的初始化、工作模式的配置以及對(duì)數(shù)據(jù)的處理,軟件控制程序占了整個(gè)系統(tǒng)工作量的一半以上。程序開(kāi)始首先要初始化MicroBlaze軟核,使MicroBlaze能夠正常工作,然后通過(guò)IIC核初始化解碼芯片ADV7842,配置解碼芯片的工作模式;第3初始化視頻讀取IP核LogiCVC,配置IP核工作方式以及讀取數(shù)據(jù)映射的內(nèi)存地址;第4配置圖像處理IP核LogiWin,配置IP核的工作方式以及處理完的數(shù)據(jù)存儲(chǔ)的地址;最后就是設(shè)置控制單元接口的中斷方式,即設(shè)置串口模塊的中斷觸發(fā)方式及GPIO中斷的出發(fā)方式[12]。

2.2 串口中斷設(shè)計(jì)

系統(tǒng)的串口中斷主要用來(lái)控制信號(hào)源的切換、輸入圖像的任意比例縮放處理等。當(dāng)串口收發(fā)單元收到外部向系統(tǒng)發(fā)送命令時(shí),串口單元立即向MicroBlaze核產(chǎn)生中斷信號(hào),程序進(jìn)入串口中斷處理部分,在中斷中首先判斷所接收到的命令,如接收到的是信號(hào)源的切換,則此時(shí)MicroBlaze核將ADV7842的控制命令通過(guò)IIC核發(fā)送到ADV7842,使得其切換解碼信號(hào)源及解碼方式,如接收到其他控制命令,則在中斷中進(jìn)行相應(yīng)的處理。

圖5 MicroBlaze軟件流程圖

2.3 VGA分辨率自適應(yīng)設(shè)計(jì)

圖5為系統(tǒng)軟件流程圖。當(dāng)輸入的VGA視頻分辨率發(fā)生變化時(shí),由于ADV7842并不能自適應(yīng)輸入視頻分辨率的變化,此時(shí)解碼芯片輸出的數(shù)據(jù)為0,通過(guò)設(shè)計(jì)的vga_adapt核對(duì)解碼芯片輸出的數(shù)據(jù)進(jìn)行統(tǒng)計(jì)分析,如判斷此時(shí)無(wú)輸入數(shù)據(jù),則vga_adapt核將狀態(tài)發(fā)送到GPIO核,此時(shí)GPIO核向MicroBlaze核發(fā)出中斷,MicroBlaze核通過(guò)IIC核將ADV7842的配置參數(shù)發(fā)送到ADV7842,使得ADV7842的支持分辨率切換,如此輪詢所有分辨率,直到ADV7842能夠輸出有效數(shù)據(jù),此時(shí)vga_adapt核則不再向GPIO核發(fā)送切換分辨率狀態(tài)。

3 實(shí)驗(yàn)及討論

所設(shè)計(jì)的基于FPGA的LCD控制器支持VGA、DVI、HDMI以及PAL/NTSC幾種接口,能夠驅(qū)動(dòng)分辨率為1 600×1 200的LCD原屏。由于系統(tǒng)的主要功能均是在FPGA中以IP核的形式實(shí)現(xiàn)的,因而設(shè)計(jì)過(guò)程中的結(jié)果驗(yàn)證能夠影響本系統(tǒng)設(shè)計(jì)的效率,Xilinx的Vivado為基于IP核的設(shè)計(jì)過(guò)程中的行為驗(yàn)證提供了很好的解決方案,Vivado的集成邏輯分析儀(ILA)IP核能夠測(cè)量任意IP核的任意信號(hào)的波形,可根據(jù)實(shí)際需求設(shè)定采集波形的深度,是系統(tǒng)設(shè)計(jì)過(guò)程中驗(yàn)證各個(gè)功能模塊邏輯功能的有力工具[13-14]。

設(shè)計(jì)過(guò)程中,IP核LogiCVC的輸出結(jié)果是需要觀測(cè)的關(guān)鍵數(shù)據(jù),而該數(shù)據(jù)是連接到其他IP核單元的,無(wú)法在外部直接通過(guò)示波器或邏輯分析儀測(cè)試,這里通過(guò)ILA核在線測(cè)試LogiCVC核輸出結(jié)果。圖6為通過(guò)ILA核采集的數(shù)據(jù),圖中可見(jiàn),數(shù)據(jù)的行、場(chǎng)同步、24位數(shù)據(jù)均正常,因此可判斷LogiCVC單元從內(nèi)存中讀取的數(shù)據(jù)正常。在視頻數(shù)據(jù)處于行、場(chǎng)均有效時(shí)有圖像數(shù)據(jù),消隱期則數(shù)據(jù)均為0。另一個(gè)核心IP核是LogiWin核,該核將輸入到FPGA的數(shù)據(jù)進(jìn)行處理后寫(xiě)入到DDR3中,這里將LogiWin的axi總線連接到ILA核,觀測(cè)axi總線的數(shù)據(jù)傳輸情況,如圖7所示。由圖7可見(jiàn),在axi總線寫(xiě)有效后,WDATA的數(shù)據(jù)同過(guò)MIG寫(xiě)到DDR3,并且開(kāi)始寫(xiě)時(shí),系統(tǒng)根據(jù)當(dāng)前數(shù)據(jù)情況分配對(duì)應(yīng)的寫(xiě)地址。寫(xiě)無(wú)效時(shí)則無(wú)數(shù)據(jù)輸出到MIG。

圖8(a)為系統(tǒng)的PCB實(shí)物圖,圖8(b)、圖8(c)為實(shí)驗(yàn)結(jié)果。其中圖8(b)為計(jì)算機(jī)輸出的VGA圖像在系統(tǒng)驅(qū)動(dòng)的LCD原屏上穩(wěn)定的顯示,圖8(c)為VGA和PAL兩路視頻同時(shí)輸入,其中PAL視頻在VGA視頻中畫(huà)中畫(huà)顯示效果圖,PAL視頻為外部攝像機(jī)實(shí)時(shí)采集的視頻。

系統(tǒng)選用的V7片上資源豐富,當(dāng)前設(shè)計(jì)為功能驗(yàn)證系統(tǒng),用來(lái)驗(yàn)證多種類(lèi)型視頻輸入接口的解碼及在LCD原屏上的顯示,開(kāi)發(fā)畫(huà)中畫(huà)功能,后面將開(kāi)發(fā)思路視頻的畫(huà)面分割顯示功能。以上實(shí)驗(yàn)中實(shí)現(xiàn)的功能所消耗的FPGA資源情況如表1所示,從表中可以看出,當(dāng)前設(shè)計(jì)消耗了較少的偏上邏輯資源,并且系統(tǒng)中所涉及的信號(hào)速度最高為DDR3,遠(yuǎn)未達(dá)到當(dāng)前所用FPGA的速度極限,速度級(jí)別低于V7的FPGA也可滿足要求,因而后續(xù)設(shè)計(jì)轉(zhuǎn)化成產(chǎn)品時(shí)可以采用邏輯資源較少的芯片,如K7系列FPGA,這樣既保證了所要求的功能,同時(shí)又能夠降低生產(chǎn)成本。

圖6 LogiCVC輸出的數(shù)據(jù)時(shí)序

圖7 LogiWin寫(xiě)入DDR3的時(shí)序

圖8 實(shí)驗(yàn)結(jié)果圖

ResourceUtilizationAvailableUtilization%FF265476072004．37LUT288713036009．51MemoryLUT39041308002．98BRAM67．510306．55DSP48928000．32BUFG163250MMCM21414．29PLL31421．43

4 結(jié)論

所設(shè)計(jì)的基于FPGA的LCD控制器通過(guò)解碼芯片ADV7842將視頻數(shù)據(jù)輸入到Virterx7 FPGA,在FPGA中通過(guò)軟核CPU控制整個(gè)系統(tǒng)的工作。核心圖像處理工作由LogiWin核實(shí)現(xiàn),主要實(shí)現(xiàn)了圖像尺寸的縮放、顏色空間的轉(zhuǎn)換以及亮度對(duì)比度等基本圖像處理;處理完成的圖像通過(guò)MIG核存儲(chǔ)到DDR3存儲(chǔ)器進(jìn)行緩存;然后通過(guò)LogiCVC核從DDR3中將待顯示的數(shù)據(jù)讀出,通過(guò)Single to Dual核將數(shù)據(jù)分成兩路輸出到LVDS轉(zhuǎn)換模塊,最終實(shí)現(xiàn)驅(qū)動(dòng)LCD。系統(tǒng)的控制功能通過(guò)外部串口實(shí)現(xiàn)。最終結(jié)果表明,本LCD控制器能夠?qū)崿F(xiàn)多種輸入接口類(lèi)型視頻的處理及穩(wěn)定顯示,并且實(shí)現(xiàn)了兩路視頻的畫(huà)中畫(huà)顯示。

[1] 任勇峰,王大偉,石永亮,等. 基于FPGA的視頻轉(zhuǎn)換系統(tǒng)設(shè)計(jì)[J]. 電子器件,2016,39(3):655-661.

[2] 王鳴浩,吳小霞. 基于FPGA的通用液晶顯示控制器的設(shè)計(jì)和實(shí)現(xiàn)[J]. 液晶與顯示,2012,27(1):87-92.

[3] 張宇嘉,楊曉非,姚行中. 基于AXI4的衛(wèi)星接收機(jī)DDR3多端口存儲(chǔ)的設(shè)計(jì)[J]. 電子器件,2016,39(3):617-622.

[4] 梅楠楠. 基于FPGA的特種TV-LCD顯示驅(qū)動(dòng)板的設(shè)計(jì)與實(shí)現(xiàn)[D]. 合肥:合肥工業(yè)大學(xué),2007.

[5] 莊聰聰,王大明,李寒. 基于ARM與FPGA的LCD控制器設(shè)計(jì)[J]. 電子設(shè)計(jì)工程,2010(6):14-16.

[6] 劉建平,曾文海,黎福海,等. 采用FPGA的LCD轉(zhuǎn)VGA控制器的設(shè)計(jì)[J]. 計(jì)算機(jī)系統(tǒng)應(yīng)用,2011,20(10):71-73.

[7] Analog Devices. ADV7842 Dual HDMI 1.4 Fast Switching Receiver with 12-Bit,170 MHz Video and Graphics Digitizer and 3D Comb Filter Decoder[G]. 2011.

[8] 孔德彭,陳安妮,周一飛,等. 基于FPGA技術(shù)的WSN節(jié)點(diǎn)混沌保密通信設(shè)計(jì)[J]. 傳感技術(shù)學(xué)報(bào),2015,28(4):557-562.

[9] 俸文炯. 基于FPGA的TFT-LCD視頻驅(qū)動(dòng)系統(tǒng)設(shè)計(jì)[D]. 北京:北京化工大學(xué),2013.

[10] 王慶春,何曉燕,崔智軍. 基于FPGA的多功能LCD顯示控制器設(shè)計(jì)[J]. 電子設(shè)計(jì)工程,2012(23):150-152.

[11] 巫忠正. 基于MicroBlaze的嵌入式系統(tǒng)設(shè)計(jì)[D]. 南京:南京理工大學(xué),2014.

[12] 龍霞飛,李仁發(fā). Microblaze微處理器IP Core的結(jié)構(gòu)及應(yīng)用[J]. 微處理機(jī),2004,25(6):6-9.

[13] 李璐,余英. 基于FPGA的LCD動(dòng)態(tài)顯示控制系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)[J]. 信息系統(tǒng)工程,2016(1):96-97.

[14] 黃玉崗,李杰,秦麗,等. 基于FPGA和ADS8568的彈載實(shí)時(shí)記錄系統(tǒng)設(shè)計(jì)[J]. 傳感技術(shù)學(xué)報(bào),2016,29(4):506-511.

TheImplementationoftheLCDControllerUsingFPGA

CHENDongcheng*,HUJingying,ZENGFanchang

(Jiangsu Automation Research Institute,Lianyungang Jiangsu 222061,China)

In order to display computer video on LCD,a LCD controller based on FPGA is designed. The system is formed of IP cores. The controlling CPU is Xilinx Microblaze soft core. The communication between PC and microblaze is the UART port. In order to survey the signals in the FPGA to identify the logic,the Xilinx integrated logic analyser IP core ILA is used to survey the critical signals. The result shows that the designed controller based on FPGA can drive the LCD,the system supports several kinds of video ports. The picture in picture displaying has been achived. The displaying picture is stable,which can be used as PC displaying device or displaying other videos.

FPGA;video port;LCD controller;IP core;ILA

10.3969/j.issn.1005-9490.2017.05.013

2016-08-29修改日期2016-11-21

TN941.1

A

1005-9490(2017)05-1115-06

陳東成(1987-),男,江蘇連云港人,博士,江蘇自動(dòng)化研究所高級(jí)工程師,主要顯示設(shè)備的研發(fā),DSP、FPGA的應(yīng)用研究,chendongcheng8710@163.com。