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        一種減小數(shù)字時鐘延時單元溫漂的方法

        2017-09-21 08:59:41涂波趙曉靜謝長生
        電子與封裝 2017年9期
        關(guān)鍵詞:延時時鐘公式

        涂波,趙曉靜,謝長生

        (1.中國電子科技集團公司第五十八研究所,江蘇無錫214072;2.無錫中微億芯有限公司,江蘇無錫214072)

        一種減小數(shù)字時鐘延時單元溫漂的方法

        涂波1,趙曉靜1,謝長生2

        (1.中國電子科技集團公司第五十八研究所,江蘇無錫214072;2.無錫中微億芯有限公司,江蘇無錫214072)

        介紹了一種減小數(shù)字時鐘延時單元溫漂的方法,利用一個具有正溫度系數(shù)的帶隙基準電壓源Bandgap,產(chǎn)生參考電壓VREF;電壓緩沖器LDO接收參考電壓VREF并作用于延遲鏈;延遲鏈由延遲單元TAP串聯(lián)而成,用來產(chǎn)生時鐘的相位延遲。通過調(diào)整Bandgap的正溫度系數(shù),使LDO的輸出電壓隨溫度升高而升高,升高的電壓會使延遲單元TAP的延時減小,從而抵消延遲單元TAP由于溫度升高而增大的延時。

        延時單元;溫漂;帶隙基準;LDO

        1 引言

        在延遲鎖相環(huán)(DLL)中,需要使用延遲鏈對時鐘進行去歪斜、頻率合成以及相移。組成延遲鏈的基本單元是延時TAP,每個延時TAP的延時(tD)約為幾十皮秒。DLL的鎖定過程即調(diào)整TAP的個數(shù),使目標時鐘相位與基準時鐘相位對齊[1]。DLL一旦鎖定就不再對時鐘相位進行檢測。但是當延遲TAP電源電壓穩(wěn)定不變、溫度升高時,TAP的延遲會增大。即DLL鎖定后,如果溫度升高,時鐘的相位關(guān)系將發(fā)生變化,然而DLL并不會重新鎖定。所以如果有一種設(shè)計方法能減小TAP的溫漂,就可以提高DLL的相移精度、減小數(shù)字時鐘的抖動等。

        本方法設(shè)計的目的是針對現(xiàn)有實現(xiàn)方案存在的不足,設(shè)計了一種能減小數(shù)字時鐘延時單元溫漂的方法。

        2 設(shè)計與實現(xiàn)

        為了簡化分析,以單端時鐘經(jīng)過一個反相器為例進行延時分析。當反相器的輸入電平發(fā)生翻轉(zhuǎn)時,輸出電平也要隨之變化,由于CMOS結(jié)構(gòu)的原因,輸出節(jié)點存在著容性負載,即在輸出電平翻轉(zhuǎn)過程中,需要對輸出節(jié)點的負載電容充放電,由此決定了反相器的上升和下降延時時間。下面對CMOS反相器的上升時間瞬態(tài)特性進行簡單分析。

        當反相器輸出由低變高時,NMOS晶體管截止,PMOS開始導(dǎo)通對輸出結(jié)點的負載電容CL充電,使輸出上升為高電平。圖1為分析上升時間的等效電路[2]。

        圖1 反相器輸出高電平等效電路

        在VOUT≤-VTP時,PMOS工作在飽和區(qū),因此有:

        τp為上升時間常數(shù),當VDD確定和管子工藝確定之后,τp為一個定值。對公式(2)積分得到飽和區(qū)充電時間:

        其中u為上升的輸出電壓,當VOUT>-VTP以后,PMOS管進入到線性區(qū),根據(jù)線性區(qū)電流公式可以建立充電的微分方程:

        由此可以得到PMOS管在非飽和區(qū)的充電時間:

        總的上升過程包括飽和區(qū)充電與非飽和區(qū)充電兩段時間。根據(jù)公式(4)和公式(6)可以得到電壓上升到u所需的上升時間表達式。但以上是在假設(shè)VDD與負載電容一定這種特定情況下得到的t1與t2。既然特殊情況下得出了t1與t2的表達式,再考慮幾種一般情況:(1)假設(shè)PMOS管的工藝、尺寸大小已經(jīng)確定,不難發(fā)現(xiàn)t1與t2都與VDD成反比例關(guān)系,也就是說t1與 t2隨著電壓的增大而減?。▽⒐剑?)帶入公式(4)和公式(6));(2)假設(shè)VDD一定,發(fā)現(xiàn)t1與t2都與VTP成正比例關(guān)系(將歸一化電平帶入公式(4)和公式(6))。

        1.3.1 體位固定與定位影像 對21例頭部腫瘤患者制作發(fā)泡膠個體化頭枕,再用面部開口的熱塑面膜制作固定面罩。在Brilliance CT Big Bore CT模擬定位機上掃描采集影像,掃描條件:3 mm層厚、120 kV、400 mAs,進行重建得到三維影像,制定治療計劃,獲得靶區(qū)定位影像、體表影像和治療參數(shù),并傳輸?shù)紼DGE直線加速器。

        通過上面對反相器延時的分析,我們得出一個結(jié)論:反相器的延時隨電壓的增大而減小、隨溫度的升高而增大。如果我們設(shè)計一個系統(tǒng),使系統(tǒng)電壓隨溫度升高而升高,當升高電壓產(chǎn)生的延時減小與升高溫度產(chǎn)生的延時增大相等時,那么這個系統(tǒng)的延時就不會隨溫度變化而變化。

        經(jīng)過以上的論證,我們提出了新的設(shè)計方案,該方案的原理如圖2所示。

        圖2 設(shè)計原理圖

        Bandgap、LDO為電源部分,DELAY_LINE為核心部分。其中Bandgap具有正溫度系數(shù),輸出電壓VREF隨溫度升高而升高,LDO為電壓緩沖器,為DELAY_LINE提供內(nèi)部電源,還可以隔離外部電源的噪聲。

        下面將從這兩部分詳細闡述其瞬態(tài)特性。DELAY_LINE由一連串的延時單元TAP構(gòu)成,起到延遲時鐘相位的作用。TAP采用差分結(jié)構(gòu),該TAP的特征是:當電壓不變、溫度升高時,TAP延時(tD)增大;當溫度不變、電壓升高時,TAP延時(tD)減小。下面我們假設(shè)DELAY_LINE中TAP的延時可以表示為:

        其中V是指LDO的輸出電壓VCCLDO,具有正溫度系數(shù),可以表示為:

        將公式(8)代入公式(7),該系統(tǒng)中TAP的延時可以表示為:

        如果溫度變化為△T,那么延時變化量△tD可表示為:

        為減小延時單元TAP的溫漂,△tD應(yīng)盡可能小,當K1=-K2×K3時,公式(10)等于0,即延時單元TAP零溫漂。在設(shè)計中,當TAP的尺寸和工藝確定后,系數(shù)K1、K2也就確定了,這時只要調(diào)整系數(shù)K3,使K1=-K2×K3即可實現(xiàn)零溫漂。

        本設(shè)計為了處理差分時鐘,延遲單元TAP采用差分結(jié)構(gòu)(其延時的溫度和電壓特性與單端反相器類似),通過仿真的方法求得系數(shù)K1和K2的近似值,再由系數(shù)K1和K2計算出系數(shù),完成本設(shè)計。差分延遲單元TAP結(jié)構(gòu)[3]如圖3所示。

        圖3 TAP設(shè)計電路圖

        Bandgap的供電電源VCCAUX為2.5 V,輸出電壓VREF隨溫度的升高而增大,常溫下為1.5 V。該VREF為LDO的參考電壓。該設(shè)計中的Bandgap原理圖[1]如圖4所示。

        圖4 Bandgap原理圖

        根據(jù)對圖4 Bandgap原理圖的分析,有VBE1-VBE2=VTlnn,得到流過右邊支路的電流為VTlnn/R3,因此VREF為:

        整理得到:

        Bandgap輸出VREF給LDO作為參考電壓,LDO可以有效抑制外部電源的噪聲并驅(qū)動延遲鏈,其采用傳統(tǒng)結(jié)構(gòu),輸入電壓為VREF經(jīng)過分壓后的電壓,常溫下該LDO的輸出電壓為1.1 V。當溫度變化時,LDO的輸出電壓隨VREF線性地變化,通過調(diào)整電阻R1和R2的比例,可以改變VCCLDO輸出電壓以及輸出電壓隨溫度變化的斜率,使其更好地匹配TAP的溫度系數(shù)。該設(shè)計中的LDO原理如圖5所示。

        圖5 LDO原理圖

        在圖5中,參考電壓VREF為具有正溫度系數(shù)的電壓(常溫下為1.5 V),經(jīng)R1與R2分壓后(1.1 V)給運放的同相端(INP),該運放的輸出端直接與輸入端相連,為一個電壓跟隨器,其驅(qū)動電壓為VCCAUX(典型值為2.5 V)。因此,無論驅(qū)動電壓VCCAUX在正常范圍內(nèi)變化多少,輸出電壓VCCLDO都被鉗位在運放的同相端(INP)電壓值。

        3 仿真驗證

        基于SMIC 40 nm工藝,建立整個仿真驗證環(huán)境,利用Cadence公司仿真工具spctre設(shè)計仿真驗證。仿真模型版本為smic40ll_1125_2tm_oa_cds_1P10M_ 2012_10_11_v1.4,本仿真中的TAP電路原理如圖6所示。

        圖6 仿真中的TAP電路原理圖

        在圖6中,M5與M6為差分輸入對管,M1與M2分別為M5與M6的負載,M7為M1和M5或M2和M6提供偏置電流。其如圖6所示的連接方法形成了正反饋回路,加快了時鐘的翻轉(zhuǎn)速度。其中各個CMOS管的尺寸如下。

        M1、M2:W/L=1.35 μm/100 nm;

        M3、M4:W/L=200 nm/200 nm;

        M5、M6:W/L=1.35 μm/40 nm;

        M7:W/L=1.8 μm/40 nm。

        TAP延時隨溫度變化如圖7所示(TT VCCLDO=1.1 V)。

        圖7 溫度與延時曲線

        圖8 電壓與延時曲線

        由圖7可見,當VCCLDO電壓一定時,該尺寸的TAP的溫度特性為+75 fs/℃,即K1=+75 fs/℃,表示電壓一定時溫度每增加1℃,TAP延時增大75 fs。在圖8中,當溫度恒定為27℃時,TAP的延時隨LDO電壓的升高而減小,為了測量更加準確,將10個TAP串聯(lián)起來然后求平均值,即可得到每個TAP的變化率。由仿真圖可見,每個TAP的電壓特性為-0.119 fs/μV,即K2=-0.119 fs/μV,表示溫度一定時電壓每增大1 μV,TAP延時減小0.119 fs。至此,如果忽略溫度對TAP電壓特性的影響,即假設(shè)任意溫度下TAP的電壓特性均為-0.119 fs/μV,則可以設(shè)計一個正溫度系數(shù)的Bandgap,使其溫度系數(shù)K3=+630 μV/℃(75÷0.119= 630),這樣TAP就實現(xiàn)了零溫漂。但是,由于實際中TAP的電壓特性也會隨溫度的變化而變化,所以不可能實現(xiàn)TAP延時的零溫漂,但該方法可以使TAP的溫漂達到最小化。

        下面開始仿真調(diào)試Bandgap和LDO,本設(shè)計中Bandgap溫漂如圖9所示(TTcorner,VCCAUX=2.5V),LDO輸出溫漂如圖10所示(TT VCCAUX=2.5V)。

        圖9 Bandgap電路電壓隨溫度曲線

        圖10 LDO電路電壓隨溫度曲線

        由圖9、圖10可見,Bandgap溫漂為+929.34μV/℃,LDO輸出電壓的溫漂系數(shù)為+754.94 μV/℃(溫漂為曲線的斜率)。

        LDO本身基本沒有溫漂,由于Bandgap提供的參考電壓隨溫度變化,所以LDO的輸出也會隨溫度變化,由于參考電壓VREF經(jīng)電阻分壓后送給LDO,所以LDO輸出隨溫度變化曲線的斜率會變小,使其與TAP的溫度系數(shù)相匹配,最大程度地減小TAP延時的溫漂。

        最后,我們將TAP和調(diào)試好的Bandgap和LDO進行聯(lián)合仿真,觀察TAP的延時隨溫度變化的曲線。TAP延時隨溫度變化(抵消后)情況如圖11所示(TT VCCAUX=2.5 V)。

        圖11 TAP延時隨溫度變化情況

        由圖11可見,TAP的溫度特性約為+12 fs/℃,即電壓一定時溫度每增加1℃,TAP延時增大12 fs。相比較圖6中VCCLDO電壓不變時TAP的延時溫漂+75 fs/℃,本方法設(shè)計TAP延時的溫漂減小了(75-12)÷75=84%。

        4 小結(jié)

        本文介紹了一種減小數(shù)字時鐘延時單元延時溫漂的設(shè)計方法,主要應(yīng)用于數(shù)字時鐘管理領(lǐng)域,可以有效降低數(shù)字時鐘的抖動,提高相移的精度等。通過仿真驗證,延時單元TAP的延時溫漂減小了84%。

        [1](美)畢查德·拉扎維.模擬CMOS集成電路設(shè)計[M].西安:西安交通大學(xué)出版社,2002.

        [2]甘學(xué)溫.數(shù)字CMOS VLSI分析與設(shè)計基礎(chǔ)[M].北京:北京大學(xué)出版社,1999.

        [3]邱有剛,黃建國.基于FPGA數(shù)字延遲單元的實現(xiàn)和比較[J].電子測量技術(shù),2011,34.

        [4]盧劍寒,張劍.一種RC延時電路的溫漂分析和補償[J].集成電路通訊,2012,4.

        A Method of Reducing the Delay Temperature Drift for Digital Clock Delay-Cells

        TU Bo1,ZHAO Xiaojing1,XIE Changsheng2
        (1.China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China;2.East Technologies,inc.Wuxi 214072,China)

        In the paper,a design reducing the delay temperature drift of digital clock delay-cellis described, which includes a Bandgap reference voltage(VREF)generator having a positive temperature coefficient,a LDO whichreceivesthe VREFandpowerthe delayline.The delayline contains a series of delay-cells and used for shift the clock phase.By a positive temperature coefficient of Bandgap designed,the delay-cell power voltage will change same direction with temperature,which compensates the delay variation of delay-cell caused by the changedtemperature.

        delay-cell;temperature drift;bandgap;LDO

        TN402

        :A

        :1681-1070(2017)09-0028-04

        2017-4-8

        涂波(1985—),男,四川南充人,本科,工程師,研究方向為千萬門級FPGA設(shè)計與驗證。

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