張 婷，鐘傳杰

（江南大學(xué) 物聯(lián)網(wǎng)工程學(xué)院，江蘇 無錫214122）

一種用于音頻的2-2級聯(lián)結(jié)構(gòu)Sigma-Delta調(diào)制器設(shè)計

張 婷，鐘傳杰

（江南大學(xué) 物聯(lián)網(wǎng)工程學(xué)院，江蘇 無錫214122）

基于csmc0.35μm CMOS工藝，設(shè)計了一種用于音頻設(shè)備的低功耗Sigma-Delta調(diào)制器，該調(diào)制器采用四階噪聲整形2-2級聯(lián)結(jié)構(gòu)實現(xiàn)，在獲得高動態(tài)范圍和高精度的同時更能夠保證系統(tǒng)的穩(wěn)定性。運算放大器采用兩級全差分電路結(jié)構(gòu)，仿真結(jié)果表明，運放的直流開環(huán)增益為90.9 dB，在3.3 V電源電壓下，信號帶寬為20 kHz，過采樣率為64時，信噪比為101.45 dB，有效位數(shù)達(dá)到了16 bit，調(diào)制器功耗約為7.8 mW。

音頻；低功耗；Sigma-Delta調(diào)制器；運算放大器

數(shù)字電路廣泛應(yīng)用于通信、視頻等領(lǐng)域，而聲音等自然界的信號均為模擬信號。因此作為連接模擬域與數(shù)字域的橋梁，模數(shù)轉(zhuǎn)換器的性能對于集成電路的發(fā)展起著至關(guān)重要的作用。Sigma-Delta調(diào)制器借助于過采樣技術(shù)和噪音整形技術(shù)，具有精度高、結(jié)構(gòu)簡單、對元件匹配要求低等優(yōu)點[1]，被廣泛應(yīng)用于便攜式音頻設(shè)備中。而保持高精度的同時降低系統(tǒng)功耗成為音頻Sigma-Delta調(diào)制器設(shè)計的重點與難點[2]。

基于CSMC 0.35 μm CMOS工藝，設(shè)計了一款四階噪聲整形2-2級聯(lián)結(jié)構(gòu)的Sigma-Delta調(diào)制器，在Matlab Simulink平臺下對調(diào)制器進行了系統(tǒng)結(jié)構(gòu)設(shè)計，重點設(shè)計了運算放大器、帶隙電壓源以及一位量化器等電路模塊，給出了調(diào)制器輸出的仿真結(jié)果。

1 Sigma-Delta調(diào)制器系統(tǒng)結(jié)構(gòu)設(shè)計

由于高階單環(huán)結(jié)構(gòu)的調(diào)制器系統(tǒng)不夠穩(wěn)定[4]，本設(shè)計選取了四階一位量化2-2級聯(lián)結(jié)構(gòu)的Sigma-Delta調(diào)制器，由兩個穩(wěn)定的二階子調(diào)制器級聯(lián)而成，因此可以確保整個級聯(lián)結(jié)構(gòu)的調(diào)制器系統(tǒng)是穩(wěn)定的。系統(tǒng)結(jié)構(gòu)由調(diào)制器和數(shù)字消除邏輯兩部分組成，如圖1所示。理想情況下，當(dāng)增益衰減系數(shù)和傳輸函數(shù)滿足表1的關(guān)系式時[5]，調(diào)制器系統(tǒng)能夠?qū)⒌谝患壍牧炕肼曂耆窒簦沟谜{(diào)制器的最終輸出信號中只含有最后一級的量化噪聲。

為了實現(xiàn)高精度和低功耗的設(shè)計目標(biāo)，調(diào)制器結(jié)構(gòu)的選擇是至關(guān)重要的。由式（1）可知[3]，理想情況下，當(dāng)量化器的位數(shù)和過采樣率一定時，調(diào)制器的階數(shù)越高，系統(tǒng)達(dá)到的信噪比越大，精度越高。

表1 2-2級聯(lián)結(jié)構(gòu)Sigma-Delta調(diào)制器系數(shù)關(guān)系表達(dá)式

系統(tǒng)建模的主要目的是選取適當(dāng)?shù)南禂?shù)使得調(diào)制器的性能得到優(yōu)化。本設(shè)計基于Matlab Simulink平臺，根據(jù)選定的2-2級聯(lián)結(jié)構(gòu)系統(tǒng)框圖，構(gòu)建了Sigma-Delta調(diào)制器的系統(tǒng)模型。表2所示的第一組增益衰減系數(shù)和反饋系數(shù)為大多數(shù)文獻(xiàn)里提到的經(jīng)典系數(shù)[6]。對于音頻設(shè)備而言，調(diào)制器應(yīng)當(dāng)具有盡量大的輸入動態(tài)范圍[7]。在仿真的過程中發(fā)現(xiàn)，第一級積分器的增益衰減系數(shù)對于整個調(diào)制器的性能影響很大，適當(dāng)減小g1的值能夠達(dá)到增加輸入擺幅的目的。根據(jù)表1列出的系數(shù)關(guān)系表達(dá)式，對于調(diào)制器的系數(shù)進行調(diào)整，得到了表2所示的第二組增益衰減和反饋系數(shù)。

圖1 2-2級聯(lián)結(jié)構(gòu)調(diào)制器系統(tǒng)框圖

表2 調(diào)制器傳輸系數(shù)

分別將兩組系數(shù)代入系統(tǒng)模型之后進行仿真，得到如圖2和圖3所示的仿真結(jié)果。對比仿真結(jié)果發(fā)現(xiàn)，修改了系數(shù)之后的調(diào)制器模型輸入電平的最大幅度有所降低，但是具有更大的動態(tài)范圍，更能滿足音頻調(diào)制器的系統(tǒng)設(shè)計要求。

圖2 經(jīng)典系數(shù)調(diào)制器的動態(tài)輸入范圍

2 Sigma-Delta調(diào)制器電路級設(shè)計

2.1 運算放大器

圖3 修改系數(shù)之后調(diào)制器的動態(tài)輸入范圍

在Sigma-Delta調(diào)制器的設(shè)計中，第一級積分器的性能從很大程度上決定了調(diào)制器的性能[8]，而積分器中最重要的組成部分便是運算放大器。由于設(shè)計的Sigma-Delta調(diào)制器應(yīng)用于音頻信號處理，對于轉(zhuǎn)換速度的要求并不高[9]，同時為了達(dá)到高增益低功耗的目的，本設(shè)計選擇了兩級全差分運放結(jié)構(gòu)，電路如圖4所示。為了進一步降低功耗，輸入級選擇了套筒式共源共柵結(jié)構(gòu)。并且在運放第一級輸出部分加上了共源放大器，達(dá)到增加信號輸出擺幅的目的。

運放總的增益等于運放第一級的增益乘以運放第二級的增益：

圖4 兩級全差分結(jié)構(gòu)運放

gm1表示輸入級的跨導(dǎo)，gm2表示運放第二級的輸入跨導(dǎo)。在兩級運放之間增加米勒補償電容，達(dá)到頻率補償?shù)男Ч?，從而降低輸出極點對于運放性能的影響。米勒補償電容給系統(tǒng)增加了一個處于右半平面的零點，與極點一樣使系統(tǒng)變得很不穩(wěn)定[10]。本文設(shè)計的兩級全差分運放結(jié)構(gòu)，通過在電路中放置一個調(diào)零電阻與米勒補償電容相連接，將處于系統(tǒng)右半平面的零點移動到左半平面第二主極點所在的位置，保證了整個系統(tǒng)的穩(wěn)定性。

在cadencespectre下，仿真環(huán)境為：電源電壓3.3V，溫度27℃，第一級運放的仿真結(jié)果如圖5所示。

圖5 第一級運放的仿真結(jié)果

第一級運放的整體仿真結(jié)果如表3所示。

表3 運放仿真結(jié)果

2.2 帶隙基準(zhǔn)電壓源

電壓基準(zhǔn)源是整個模擬電路設(shè)計中非常重要的模塊，用來給電路的其他模塊供應(yīng)參考電壓?；鶞?zhǔn)源對于運放的增益和噪聲都有顯著影響，因此在高精度的模數(shù)轉(zhuǎn)換器中，對基準(zhǔn)源的穩(wěn)定性和精度提出了更加嚴(yán)苛的要求。而溫度系數(shù)以及電源電壓抑制比成為衡量帶隙基準(zhǔn)源性能的主要指標(biāo)[11]。

本設(shè)計選擇的帶隙基準(zhǔn)電壓源電路為帶有自偏置電流鏡的結(jié)構(gòu)，如圖6所示，包括啟動電路和帶隙核心電路。

圖6 帶隙基準(zhǔn)電壓源電路

MOS管MP5和電流鏡構(gòu)成了閉環(huán)負(fù)反饋的電路結(jié)構(gòu)，用于電流補償。雙極型電流鏡上的電流值提高時，MP3和MP4上的電流也跟著變大，導(dǎo)致MP5柵極上的電壓提高，流過MP5的電流下降，使得雙極型電流鏡中的電流也跟著降低；如果雙極型電流鏡中的電流減小，那么MP5的作用便是提高雙極型電流鏡中的電流。與此同時，MP5與R3、R4一起組成了電壓Vref采樣負(fù)反饋電路，確保了基準(zhǔn)源的輸出電壓Vref更加穩(wěn)定[12]。調(diào)零電阻R1和補償電容C1一起構(gòu)成了RC電路，用于負(fù)反饋電路的頻率補償[13]。本設(shè)計選用的電路與傳統(tǒng)帶隙基準(zhǔn)電壓源電路相比，舍棄了運算放大器的運用，因此不受輸入失調(diào)噪聲以及電源抑制比的束縛。又因為深度負(fù)反饋從很大程度上增加了電源抑制比[14]，所以自偏置電流鏡結(jié)構(gòu)帶隙基準(zhǔn)電壓源電路的性能足以達(dá)到系統(tǒng)要求。

2.3 量化器

當(dāng)量化器的位數(shù)大于1時，電路元器件間的不匹配性增加，從而容易給系統(tǒng)帶來非線性誤差[15]，需要額外的輔助電路，增加電路的功耗。文中采用動態(tài)閂鎖比較器實現(xiàn)調(diào)制器中的1 bit量化器，由輸入級、閂鎖級和觸發(fā)器3個部分構(gòu)成。該比較器工作速度快且功耗低，電路結(jié)構(gòu)如圖7所示。

圖7 比較器電路原理圖

在cadence spectre下，仿真環(huán)境為：電源電壓3.3 V，溫度 27℃，C1，C2為兩項非交疊時鐘信號，周期為390 ns。比較器兩端所加的激勵信號為3.3sin（2π×1.28×106t）V。 仿真結(jié)果如圖 8 所示。 從圖中可以看出，動態(tài)閂鎖比較器很好地實現(xiàn)了一位量化的功能。

圖8 動態(tài)閂鎖比較器瞬態(tài)仿真結(jié)果

3 調(diào)制器整體仿真結(jié)果

在Cadence軟件下對調(diào)制器整體電路進行模數(shù)混合仿真，電路的仿真環(huán)境為：采用csmc0.35μm工藝，TT工藝角，溫度為27℃。將仿真輸出的數(shù)據(jù)導(dǎo)入Matlab中進行頻譜分析，得到輸出信號的功率譜曲線，如圖9所示。從仿真結(jié)果分析可知，調(diào)制器的輸出信噪比為101.45 dB，有效位數(shù)達(dá)到了16 bit，滿足了高精度的設(shè)計要求。

圖9 Sigma-Delta調(diào)制器整體仿真輸出頻譜圖

4 結(jié) 論

文中設(shè)計了一個基于csms0.35 μm標(biāo)準(zhǔn)CMOS工藝的高精度Sigma-Delta調(diào)制器。調(diào)制器采用四階2-2級聯(lián)結(jié)構(gòu)。為了降低調(diào)制器系統(tǒng)功耗，設(shè)計采用兩級全差分結(jié)構(gòu)的運算放大器。仿真結(jié)果表明，該調(diào)制器在3.3 V電源電壓下實現(xiàn)了101.45 dB的信噪比，達(dá)到了16 bit的有效位數(shù)，整體功耗約為7.8 mW，可以用于高質(zhì)量的音頻設(shè)備中。

[1]YANG Shou-jun，TONG Zi-quan，JIANG Yuming.The design of a muti-bit sigma-delta ADC modulator[C]//International Conference on Measurement，Information and Control.Harbin:[s.n.]，2013:280-283.

[2]Koli K，Kallioinen S，Jussila J，et al.A 900-MHz Direct Delta-Sigma Receiver in 65-nm CMOS[J].IEEE Solid-state circuits，2010，45 （12）:2807-2810.

[3]Souri K，Chae Y，Makinwa K.A CMOS temperature sensor with a voltage-calibrated inaccuracy of±0.15℃（3σ）from-55 to 125℃[J].IEEE Journal Solid-State Circuits，2013，48（1）:292-301.

[4]WU Hai-jun，Li Bin，ZHANG Hua-bin.A 1.2V power adaptable 95-to-67 dB DR 2-2 mash delta-sigma ADC with configurable OSR[C]//Electron Devices and Solid-State Circuits，Hong Kong，2013，12（1）:1-2.

[5]Xie H L，Rakers P，F(xiàn)emandez R，et al.Single-Chip Multi-band SAW-less LTE WCDMA and EGPRS CMOS Receiver with Diversity[J].IEEE Radio Frequency Integrated Circuits Sympo-sium，2011，60（5）:1-4.

[6]GE Bin-jie，WANG Xin-an，ZHANG Xing，et al.Sigma-delta modulator modelinganalysisand design[J].Semicond，2010，31（9）:198-202.

[7]Agah A，Vleugels K，Griffin P B，et al.A highresolution low-power incremental Σ-Δ ADC with extended range for biosensor arrays[J].IEEE J Solid-State Circuits，2010，45（6）:1099.

[8]GE Bin-jie，WANG Xin-an，ZHANG Xing，et al.Study and analysis of coefficient mismatch in MASH21 sigma-delta modulator[J].Semicond，2010，31（1）:015007-1-4.

[9]Seo M W，Suh S H，Iida T，et al.A low-noise high intrascene dynamic range CMOS image sensor with a 12 to 19b variable-resolution columnparallel folding-integration/cyclic ADC[J].IEEE JournalofSolid-StateCircuits，2012，47（1）:272-283.

[10]CAI Chen-yan，YANG Jiang，SUN Sai-weng，et al.A passive excess-loop-delay compensation technique for gm-C based continuous-time ΔΣ modulators[C]//Circuits and Systems（MWSCAS），2011 IEEE 54th International Midwest Symposium.Seoul，2011:1-4.

[11]Chae Y，Cheon J，Lim S，et al.A 2.1 M pixels，120 frame/s CMOS image sensor with columnparallel ADC arachitecture[J].IEEE Journal of Solid-State Circuits，2011，46（1）:236-247.

[12]李亮，陳海珍.應(yīng)用于數(shù)字音頻的二階Sigma-Delta調(diào)制器設(shè)計[J].微電子學(xué)與計算機，2010，27（7）:198-201.

[13]Liang J，Johns D A.A frequency-scalable 15-bit incremental ADC for low power sensor applica-tion[C]//Proceeding ofInternationalSymposium on Circuits and Systems（ISCAS），IEEE，2010:2418-2412.

[14]Shin S K，Rudell J C，Daly D C，et al.A12bit 200MS/s zero-crossing-based pipelined ADC with earlySub-ADC decision and outputresidue background calibration[J].IEEE Journal of Solid-State Circuits，2014，49（6）:1366-1382.

[15]Shafti A，Yavari M.A zero-crossing based 10 bit 100MS/s pipeline ADC with controlled current in 90 nm CMOS[J].Analog Integrated Circuits and Signal Processing，2014，80（1）:141-145.

A 2-2 mash Sigma-Delta modulator design for audio application

ZHANG Ting，ZHONG Chuan-jie
（School of Internet of Things Engineering，Jiangnan University，Wuxi 214122，China）

In this paper，A low-power 2-2 multi stage noise shaping （MASH） Sigma-Delta analog to digital modulator for audio application is implemented.The design was fabricated in a 0.35 μm CMOS process.In order to reduce power consumption，fully differential two stage operational amplifiers are used.The simulation shows that the DC open loop gain is up to 90.9 dB.When the power is 3.3 V and OSR is 64，the simulation results show that SNDR of the modular can reach 101.45 dB，while the power consumption is merely 7.8 mW.

audio； low power consumption； Sigma-Delta modulator；operational amplifier

TN47

A

1674－6236（2017）17-0124-05

2016-07-22稿件編號：201607162

張 婷（1990—），女，江蘇宿遷人，碩士研究生。研究方向：集成電路設(shè)計。