趙陽剛，郭濤，黃玉崗

(中北大學(xué)電子測試技術(shù)國防科技重點(diǎn)實(shí)驗(yàn)室，太原030051)

基于FPGA和LVDS的彈載數(shù)據(jù)回讀系統(tǒng)設(shè)計(jì)*

趙陽剛，郭濤*，黃玉崗

(中北大學(xué)電子測試技術(shù)國防科技重點(diǎn)實(shí)驗(yàn)室，太原030051)

針對(duì)彈載數(shù)據(jù)回讀過程中，并行數(shù)據(jù)傳輸難以同時(shí)鐘完全同步，且并行電纜線之間的相互串?dāng)_等問題，造成并行數(shù)據(jù)回讀電纜長度一般限制在幾十厘米，因此設(shè)計(jì)了一種基于FPGA和LVDS的彈載數(shù)據(jù)回讀系統(tǒng)。以FPGA作為控制核心，以FT245BL作為USB控制芯片，采用低壓差分信號(hào)技術(shù)接口解串和驅(qū)動(dòng)芯片相結(jié)合，保證了數(shù)據(jù)有效的遠(yuǎn)程收發(fā)。試驗(yàn)表明，回讀系統(tǒng)能夠很好地完成數(shù)據(jù)傳輸工作，且數(shù)據(jù)傳輸迅速、準(zhǔn)確，無錯(cuò)幀與丟幀現(xiàn)象，具有一定的工程應(yīng)用價(jià)值。

數(shù)據(jù)傳輸;FPGA;LVDS;USB

當(dāng)前武器庫中，絕大多數(shù)的常規(guī)炮彈尚未采用制導(dǎo)控制，命中率較低，將微慣性測量器件用于常規(guī)彈上進(jìn)行慣性制導(dǎo)與控制，可極大地提高炮彈的命中率［1-2］。由于常規(guī)炮彈一般飛行時(shí)間很短，并且考慮到安全性和隱蔽性等因素，炮彈在飛行過程中的動(dòng)態(tài)參量不可能實(shí)時(shí)地傳輸?shù)缴衔粰C(jī)進(jìn)行處理與顯示。通常會(huì)將傳感器采集的數(shù)據(jù)存儲(chǔ)到數(shù)據(jù)記錄系統(tǒng)中的FLASH中，回收后通過對(duì)存儲(chǔ)器中的數(shù)據(jù)回讀到上位機(jī)，分析、處理進(jìn)而解算炮彈的飛行彈道及所需參量［3］。

傳統(tǒng)的數(shù)據(jù)回讀系統(tǒng)一般采用并行方式直接回讀到上位機(jī)，由于并行數(shù)據(jù)傳輸距離的限制，在炮彈發(fā)射前的測試和事后回讀過程中很不方便，因此需要一種傳輸可靠、速率高、功耗低的數(shù)據(jù)傳輸方式。低壓差分信號(hào)技術(shù)LVDS(Low Voltage Differential Signaling)使用極低的擺幅通過雙絞電纜傳輸數(shù)據(jù)，是一種最高傳輸速率可達(dá)1.923 Gbit/s的通用接口技術(shù)，并且由于其低壓差分的傳輸方式，具有較強(qiáng)的抑制信號(hào)干擾功能，大大提高了數(shù)據(jù)傳輸?shù)木嚯x、速率和可靠性［4-6］。

1 系統(tǒng)組成和各模塊設(shè)計(jì)

系統(tǒng)設(shè)計(jì)目標(biāo)是數(shù)據(jù)在3m以上的同軸電纜上穩(wěn)定可靠的回讀。根據(jù)設(shè)計(jì)的需求和方案的合理性，命令和數(shù)據(jù)分開傳輸，命令傳輸采用RS-422差分信號(hào)，數(shù)據(jù)傳輸采用LVDS信號(hào)。

本系統(tǒng)主要有電源模塊、FPGA控制模塊、LVDS接口模塊、FT245BL模塊構(gòu)成，主要實(shí)現(xiàn)對(duì)彈載固態(tài)存儲(chǔ)器的數(shù)據(jù)回讀和擦除。上位機(jī)通過FT245BL將命令發(fā)送到上級(jí)FPGA主控模塊，然后通過MAX3490將TTL信號(hào)轉(zhuǎn)換成RS-422信號(hào)傳輸?shù)较录?jí)FPGA模塊，下級(jí)FPGA模塊對(duì)彈載固態(tài)存儲(chǔ)器執(zhí)行相應(yīng)的操作。當(dāng)執(zhí)行數(shù)據(jù)回讀時(shí)，下級(jí)FPGA將固態(tài)存儲(chǔ)器中的數(shù)據(jù)回讀到內(nèi)部的FIFO中，當(dāng)FIFO中數(shù)據(jù)半滿后，通過信號(hào)標(biāo)志位通知FPGA可以將數(shù)據(jù)發(fā)送給LVDS芯片，并行數(shù)據(jù)在LVDS發(fā)送端通過串行器DS92LV1023完成數(shù)據(jù)的并轉(zhuǎn)串，數(shù)據(jù)傳輸過程中通過CLC001/CLC014驅(qū)動(dòng)器/均衡器減小信號(hào)的衰減和增加數(shù)據(jù)的傳輸能力，實(shí)現(xiàn)數(shù)據(jù)高速穩(wěn)定的傳輸。在接收端通過解串器DS92LV1224完成數(shù)據(jù)的串并轉(zhuǎn)化。然后上級(jí)FPGA對(duì)接收到的并行數(shù)據(jù)處理后，傳輸?shù)缴衔粰C(jī)中進(jìn)行處理。

圖1 系統(tǒng)總體設(shè)計(jì)框圖

1.1 電源模塊

電源模塊為整個(gè)系統(tǒng)提供正常工作電壓?？紤]到整個(gè)系統(tǒng)的電壓的需求有5 V、3.3 V、2.5 V，系統(tǒng)主供電采用USB自供電模式，供電電壓為5 V，供電電流最大為500mA，5 V電壓為均衡器CLC014提供正常工作電壓;然后選用MAXIM公司生產(chǎn)的高功率、高性能、低功耗和低噪聲的電壓轉(zhuǎn)換芯片MAX8882EUTAQ，該芯片可將2.5 V～6.5 V輸入范圍內(nèi)的電壓轉(zhuǎn)換為標(biāo)準(zhǔn)的3.3 V和2.5 V電壓，3.3 V和

2.5 V為FPGA和LVDS等芯片提供工作電壓。

為了防止數(shù)據(jù)讀取過程中，插拔對(duì)USB芯片造成的損傷，在電路中接入大的電阻和電容，保護(hù)USB芯片，USB供電電路如圖3所示。

圖2 MAX8882EUTAQ電源轉(zhuǎn)換模塊

圖3 USB供電模塊

1.2 FPGA控制模塊

本系統(tǒng)選用兩個(gè)XILINX公司的XC2S30作為控制芯片，F(xiàn)PGA具有高速、低功耗、高集成度等特點(diǎn)，而且內(nèi)部集成了6個(gè)雙口RAM共24 kbit的存儲(chǔ)空間，可以開辟成內(nèi)部FIFO實(shí)現(xiàn)數(shù)據(jù)的緩存，保證數(shù)據(jù)傳輸?shù)耐暾浴Ｉ霞?jí)FPGA作為主控制器，當(dāng)接收到上位機(jī)發(fā)送的控制指令時(shí)，可以根據(jù)通信協(xié)議對(duì)下級(jí)FPGA進(jìn)行相應(yīng)的操作;當(dāng)下級(jí)FPGA向上發(fā)送回讀數(shù)據(jù)時(shí)，上級(jí)FPGA對(duì)數(shù)據(jù)進(jìn)行處理后傳輸?shù)缴衔粰C(jī)進(jìn)行存儲(chǔ)、分離等操作。

圖4 下級(jí)FPGA對(duì)彈載固態(tài)存儲(chǔ)器的控制

1.3 LVDS接口模塊

DS92LV1023和DS92LV1224是美國國家半導(dǎo)體公司生產(chǎn)的10 bit總線型低壓差分信號(hào)芯片組，其有3種主動(dòng)工作狀態(tài)分別為初始化、數(shù)據(jù)傳輸和再同步以及兩種被動(dòng)工作狀態(tài)省電和三態(tài)。其中，DS92LV1023為串化器可將10 bit并行的CMOS或TTL數(shù)據(jù)轉(zhuǎn)換為具有內(nèi)嵌時(shí)鐘的高速串行差分?jǐn)?shù)據(jù)流;DS92LV1224為解串器可以將接收的差分?jǐn)?shù)據(jù)流轉(zhuǎn)換為并行的數(shù)據(jù)，而且可以從串行的數(shù)據(jù)流中重建并行時(shí)鐘。通過內(nèi)嵌的時(shí)鐘可以很好的解決時(shí)鐘與數(shù)據(jù)不嚴(yán)格同步而造成的高速傳輸?shù)钠款i問題［7-8］。

高速驅(qū)動(dòng)器CLC001和自適應(yīng)均衡器CLC014配合使用，可以保證信號(hào)穩(wěn)定長距離的傳輸，而且可以補(bǔ)償信號(hào)在電纜上傳輸過程中出現(xiàn)的衰減，保證數(shù)據(jù)傳輸?shù)恼_性和完整性［9］。

LVDS接收電路如圖6所示，解串器DS92LV1224接收到串行數(shù)據(jù)后，從中重建出內(nèi)嵌的時(shí)鐘RCLK。為了使解串器的PLL(鎖相環(huán))必須同步到串行器(即鎖定串行器輸出的時(shí)鐘)，需要先給解串器提供一個(gè)與串行時(shí)鐘TCLK頻率相同的參考時(shí)鐘REFCLK。最終數(shù)據(jù)在解串器恢復(fù)成十路并行數(shù)據(jù)，并在RCLK的時(shí)鐘下降沿將數(shù)據(jù)傳輸給FPGA，對(duì)數(shù)據(jù)進(jìn)行相應(yīng)的處理。

圖5 LVDS數(shù)據(jù)發(fā)送模塊

圖6 LVDS數(shù)據(jù)接收模塊

1.4 FT245BL模塊

圖7 FT245BL接口圖

FT245BL芯片為FTDI公司的第2代USB接口芯片，比傳統(tǒng)的USB接口設(shè)計(jì)簡單，開發(fā)周期短，而且芯片內(nèi)部有384 byte的發(fā)送緩沖區(qū)和128 byte的接收緩沖區(qū)，芯片上有完整的USB協(xié)議，不需要復(fù)雜的固件程序配置，并且FTDI公司為用戶提供了驅(qū)動(dòng)程序。

2 系統(tǒng)邏輯設(shè)計(jì)與軟件設(shè)計(jì)

2.1 FPGA控制模塊邏輯設(shè)計(jì)

2.1.1 FPGA內(nèi)部組成及框圖

FPGA控制模塊包括上級(jí)FPGA和下級(jí)FPGA模塊，上級(jí)FPGA主要是接收和發(fā)送上位機(jī)傳送的命令，并對(duì)下級(jí)FPGA發(fā)送來的數(shù)據(jù)處理上傳的;下級(jí)FPGA主要實(shí)現(xiàn)對(duì)彈載固態(tài)存儲(chǔ)器中的數(shù)據(jù)回讀并上傳，F(xiàn)PGA內(nèi)部組成框圖如圖8所示。

圖8 FPGA內(nèi)部組成框圖

FPGA根據(jù)LVDS的時(shí)序控制DS92LV1023模塊進(jìn)行數(shù)據(jù)發(fā)送，在程序中定義TCLK的上升沿為發(fā)送時(shí)鐘有效沿，當(dāng)發(fā)送使能處于有效狀態(tài)且串行器和解串器時(shí)鐘同步后，下級(jí)FPGA將讀取的彈載固態(tài)存儲(chǔ)器中的數(shù)據(jù)處理后，在發(fā)送時(shí)鐘的有效沿依次向外發(fā)送。數(shù)據(jù)發(fā)送模塊時(shí)序圖如圖9所示。

圖9 數(shù)據(jù)發(fā)送模塊時(shí)序圖

2.1.2 FPGA內(nèi)部FIFO邏輯設(shè)計(jì)

本文在兩級(jí)FPGA控制模塊內(nèi)部都開辟了位寬8 bit深度1 K的FIFO緩存模塊，保證數(shù)據(jù)傳輸?shù)耐暾裕?0-11］。在設(shè)計(jì)過程中，通過讀地址和寫地址的差值判斷FIFO的存儲(chǔ)狀態(tài)，在讀取FIFO中數(shù)據(jù)之前，先對(duì)當(dāng)前FIFO中已存儲(chǔ)數(shù)據(jù)量多少進(jìn)行判斷。當(dāng)FIFO中數(shù)據(jù)量半滿后，數(shù)據(jù)可以進(jìn)行讀取操作。

圖10 異步FIFO工作邏輯框圖

2.2 系統(tǒng)上位機(jī)軟件設(shè)計(jì)

2.2.1 通信協(xié)議

上位機(jī)在未發(fā)送操作命令時(shí)，上級(jí)FPGA處于等待狀態(tài)。當(dāng)接收到握手協(xié)議時(shí)，握手協(xié)議以16進(jìn)制編寫，F(xiàn)PGA將16進(jìn)制的協(xié)議轉(zhuǎn)換為2進(jìn)制識(shí)別，根據(jù)事先規(guī)定好的通信協(xié)議，上級(jí)FPGA對(duì)下級(jí)FPGA進(jìn)行相應(yīng)的操作［12-13］。系統(tǒng)和上位機(jī)規(guī)定的握手協(xié)議:

讀數(shù)命令:＆17＆3E＆33＆A3

停止讀數(shù)命令:＆17＆3E＆44＆A4

擦除命令:＆17＆3E＆55＆A5

2.2.2 上位機(jī)軟件設(shè)計(jì)

上位機(jī)軟件采用VB程序開發(fā)，軟件操作界面包括有效讀取、停止讀數(shù)、設(shè)備擦除、數(shù)據(jù)處理等。有效數(shù)據(jù)讀取完后可以擦除彈載固態(tài)存儲(chǔ)器中的數(shù)據(jù)，便于彈載測試系統(tǒng)再次使用;數(shù)據(jù)分離便于后續(xù)處理。系統(tǒng)處理軟件設(shè)計(jì)的結(jié)構(gòu)圖如圖11所示。

圖11 系統(tǒng)處理軟件設(shè)計(jì)的結(jié)構(gòu)圖

圖12 上位機(jī)軟件

3 系統(tǒng)驗(yàn)證

為驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否可以在3 m以上的距離可靠正確的回讀彈載固態(tài)存儲(chǔ)器內(nèi)的數(shù)據(jù)。在實(shí)驗(yàn)室中將上位機(jī)、彈載數(shù)據(jù)回讀系統(tǒng)以及彈載固態(tài)存儲(chǔ)裝置放置在實(shí)驗(yàn)臺(tái)上，模擬系統(tǒng)回收后對(duì)數(shù)據(jù)進(jìn)行操作的環(huán)境。利用實(shí)驗(yàn)室的儀器設(shè)備，向彈載固態(tài)存儲(chǔ)器內(nèi)寫入一組遞增數(shù)，然后用所設(shè)計(jì)的系統(tǒng)將數(shù)據(jù)回讀到上位機(jī)中進(jìn)行驗(yàn)證，遞增數(shù)格式如表1所示。

表1 預(yù)先寫入固態(tài)存儲(chǔ)器內(nèi)遞增數(shù)數(shù)幀格式

根據(jù)實(shí)際需要，系統(tǒng)同軸電纜的長度設(shè)置為3 m，然后用彈載數(shù)據(jù)回讀系統(tǒng)將預(yù)先寫入彈載固態(tài)存儲(chǔ)器的數(shù)據(jù)回讀到上位機(jī)中顯示，顯示結(jié)果的部分截圖如圖13所示，第1個(gè)、第2個(gè)字節(jié)為數(shù)據(jù)的幀頭，第3個(gè)～第5個(gè)字節(jié)為幀計(jì)數(shù)，第6個(gè)～第261個(gè)字節(jié)為遞增數(shù)。將上位機(jī)中的數(shù)據(jù)按每行261列顯示，對(duì)數(shù)據(jù)進(jìn)行分析可知，幀頭并未錯(cuò)位，幀計(jì)數(shù)連續(xù)遞增，遞增數(shù)并未出現(xiàn)丟數(shù)、錯(cuò)數(shù)、漏數(shù)情況出現(xiàn)，如圖13所示。因此，說明設(shè)計(jì)的彈載數(shù)據(jù)回讀系統(tǒng)的完整性和可靠性。

圖13 遞增數(shù)顯示結(jié)果

圖14 幀計(jì)數(shù)遞增結(jié)果

4 結(jié)論

本文設(shè)計(jì)了一種基于FPGA和LVDS的的彈載數(shù)據(jù)回讀系統(tǒng)，系統(tǒng)選用可編程能力強(qiáng)FPGA作為核心控制器，并在FPGA內(nèi)部開辟了FIFO作為緩存，保證了數(shù)據(jù)在系統(tǒng)中傳輸?shù)耐暾?采用LVDS芯片和驅(qū)動(dòng)芯片配合，有效的保證了數(shù)據(jù)的接收和發(fā)送并且解決了并行數(shù)據(jù)傳輸距離短的不足。選用FTDI公司的第2代FT245BL芯片實(shí)現(xiàn)與上位機(jī)間的通信，設(shè)計(jì)簡單。試驗(yàn)結(jié)果表明，所設(shè)計(jì)的的系統(tǒng)正確、可靠和實(shí)用性強(qiáng)，有一定的工程應(yīng)用價(jià)值。

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趙陽剛(1991-)，男，現(xiàn)在中北大學(xué)讀碩士研究生，主要研究方向?yàn)閼T性測量系統(tǒng)、智能家居系統(tǒng)，1005801167@qq.com;

郭濤(1971-)，男，教授，碩士，現(xiàn)在中北大學(xué)電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室工作，主要研究方向?yàn)閼T性測量系統(tǒng)、微器件的設(shè)計(jì)與制造，guotao6@nuc.edu.cn;

黃玉崗(1988-)，男，河北滄州人，現(xiàn)在中北大學(xué)讀碩士研究生，主要從事微系統(tǒng)集成、慣性測量方向的研究，hyg34217 @163.com。

Designing of Readout System for M issile-Loaded Data Based on FPGA and LVDS*

ZHAO Yanggang，GUO Tao*，HUANG Yugang

(Science and Technology on Electronic Test and Measurement Laboratory，North University of China，Taiyuan 030051，China)

For on-board data back to the reading process，the parallel data transmission is difficult to complete synchronization clock at the same time，and the interaction between the parallel cable crosstalks，caused the parallel data read back cable length is generally limited to a few centimeters，so itneeds to design a readout system formissileloaded data based on FPGA and LVDS.The system designed the FPGA as the core，used the FT245BL as the control chip of USB，and adopted the LVDS technique that combined interface solution string and the drive chip.The combination of effective remote data transceiver.Experiments show that the data reading system can complete data remote transmission quickly and accurately without frame error or frame losing and has engineering practical value.

data transmission;FPGA;LVDS;USB

C:1265A;6210

10.3969/j.issn.1005－9490.2017.01.022

TN108.7

:A

:1005－9490(2017)01－0113－05

項(xiàng)目來源:國家自然科學(xué)基金項(xiàng)目(50930009，51075394)

2016-01-24修改日期:2016-02-29