侯建平 劉建新 黃典尉

（深圳市國微電子有限公司，廣東 深圳 518057）

一種IBIS模型建模方法

侯建平 劉建新 黃典尉

（深圳市國微電子有限公司，廣東 深圳 518057）

在芯片設(shè)計(jì)時(shí)，我們經(jīng)常通過HSIPCE仿真來完成驗(yàn)證開發(fā)工作。HSIPCE模型是晶體管級(jí)模型，在系統(tǒng)級(jí)信號(hào)完整性仿真應(yīng)用中有很大的局限性：仿真耗時(shí)長(zhǎng)，易泄露產(chǎn)品秘密，不利于知識(shí)產(chǎn)權(quán)保護(hù)。當(dāng)前，在系統(tǒng)級(jí)信號(hào)完整性仿真中，IBIS模型被廣泛使用，能被主流的軟件接受并應(yīng)用于仿真工作。因此，我們需進(jìn)行器件的IBIS模型建模，并將IBIS模型提供給用戶。本文主要介紹IBIS模型及模型的創(chuàng)建方法與模型的驗(yàn)證。

信號(hào)完整性；仿真；HSIPCE；IBIS；模型

1 IBIS簡(jiǎn)介

IBIS(Input/Output Buffer Information Specification)模型是用來描述IC器件的輸入、輸出或I/O緩沖器電氣特性的文件。它描述了器件在特定負(fù)載、特定封裝下的輸入輸出行為而不涉及器件的底層結(jié)構(gòu)和工藝信息。

IBIS模型提供了四條完整的V/I曲線，分別代表驅(qū)動(dòng)器輸入/輸出高電平和低電平狀態(tài)，以及在確定的轉(zhuǎn)換速度下的電壓和電流的變化曲線。IBIS模型包含的數(shù)據(jù)是基于電路中正在接受測(cè)試或運(yùn)行的元件的行為或響應(yīng)。數(shù)據(jù)的形式為電流/電壓、邊沿波形、電容、電感以及電阻等，這些數(shù)據(jù)來自實(shí)際的測(cè)量結(jié)果或是完全的電路仿真。因?yàn)槟Ｐ褪且栽O(shè)備的行為而不是以數(shù)學(xué)公式為基礎(chǔ)，非線性效應(yīng)也可以得到充分的描述。

IBIS模型具有如下優(yōu)點(diǎn)：

(1)仿真速度快——IBIS模型的PCB板級(jí)仿真采用查表計(jì)算的方法，計(jì)算量較小，通常只有相應(yīng)的SPICE模型的1/ 10至1/100。

(2)仿真精度高——在非線性方面能提供準(zhǔn)確的模型，同時(shí)兼顧封裝寄生參數(shù)，可以達(dá)到與SPICE模型相當(dāng)?shù)木取?/p>

(3)仿真功能強(qiáng)——用于系統(tǒng)板級(jí)信號(hào)完整性仿真，可分析的信號(hào)完整性問題包括：串?dāng)_、反射、振鈴等。對(duì)高速振鈴和串?dāng)_進(jìn)行精確的仿真時(shí)，可以預(yù)判最壞情況下的上升時(shí)間條件下的信號(hào)行為及一些用物理測(cè)試無法完成的情況。

(4)保密性好——IBIS模型是行為級(jí)模型，不會(huì)泄露集成電路的內(nèi)部信息。

2 仿真模型構(gòu)建方法

通?？梢酝ㄟ^仿真或基準(zhǔn)測(cè)量收集的數(shù)據(jù)來獲得IBIS模型。

本文將介紹第一種方法，通過HSPICE進(jìn)行仿真，收集每個(gè)輸入/輸出緩沖器的V/I和V/T數(shù)據(jù)。模型可以在三種不同的條件下生成：典型、最小和最大。在典型模型中，使用標(biāo)稱電壓、溫度和工藝參數(shù)獲取數(shù)據(jù)；在最小模型中，使用最低電壓、較高溫度和較弱工藝參數(shù)獲取數(shù)據(jù)；對(duì)于最大模型，條件是最高電壓、較低溫度和較強(qiáng)的工藝參數(shù)。每種條件會(huì)產(chǎn)生相應(yīng)的典型、慢速和快速模型?？焖倌Ｐ褪窃诰哂锌焖俎D(zhuǎn)換時(shí)間和最小封裝特性的最高電流值條件下生成的。另一方面，具有較慢轉(zhuǎn)換時(shí)間和最大封裝值的最低電流值條件將生成慢速模型。

3 IBIS模型建模步驟

采用仿真分析法由HSPICE模型生成IBIS模型，會(huì)使用到工具軟件T2B。T2B軟件是Sigrity SPEEDXP軟件系列組件之一。T2B軟件執(zhí)行仿真時(shí)實(shí)際上是調(diào)用了HSPICE仿真器來完成數(shù)據(jù)的獲取，它可以創(chuàng)建最新的IBIS 5.0模型。此外它還內(nèi)嵌了 IBIS golden parser、IBIS graphic viewer及model validating engine等組件。因此可以非常直觀地在圖形界面下完成仿真工作，且能完成模型的結(jié)構(gòu)和語法檢查，并最終校驗(yàn)?zāi)Ｐ偷臏?zhǔn)確度。使用T2B完成模型的建模需要完成以下步驟，流程如下：

(1)預(yù)建模工作（確定工作電壓、溫度、電氣特性、管腳排布以及使用信息）；

(2)創(chuàng)建頂層器件網(wǎng)表文件和模型設(shè)置文件（HSIPCE網(wǎng)表處理，生成典型/最小/最大模型）；

(3)創(chuàng)建*.T2B配置文件（在T2B圖形界面編輯器中填寫/修改*.T2B文件）；

(4)執(zhí)行仿真（T2B調(diào)用HSIPCE仿真器執(zhí)行仿真）；

(5)驗(yàn)證模型（比較HSIPCE模型仿真結(jié)果和IBIS模型仿真結(jié)果，以此驗(yàn)證模型）。

3.1 預(yù)建模工作

建模前的準(zhǔn)備工作主要是了解模型的基本信息，包括：了解緩沖器電路的接口類型、接口電壓、溫度、電氣特性、管腳排布、封裝信息及封裝寄生參數(shù)。這些信息中除了封裝的寄生參數(shù)需要評(píng)估外，其它信息都能直接獲取。

管殼的寄生參數(shù)需要進(jìn)行獨(dú)立的評(píng)估，包括管腳的R/L/ C參數(shù)。詳細(xì)的評(píng)估方法參考文件《一種封裝管殼快速建模方法》[5]，此處不再贅述。

3.2 創(chuàng)建頂層器件網(wǎng)表文件和模型設(shè)置文件

準(zhǔn)備好初始的HSPICE模型網(wǎng)表文件*.sp，并剪輯生成典型/最小/最大模型：*_Typ.sp/*_Slow.sp/*_Fast.sp。

圖1 典型/最小/最大模型

3.3 創(chuàng)建*.T2B配置文件

在T2B軟件中創(chuàng)建新的*.T2B文件，并依據(jù)IBIS規(guī)范錄入?yún)?shù)及設(shè)置文件。需要錄入的參數(shù)設(shè)置可分為三大部分：文件頭描述和全局參數(shù)的設(shè)置、元件級(jí)參數(shù)設(shè)置、模型級(jí)參數(shù)設(shè)置。詳見圖2：

圖2 T2B設(shè)置文件概覽圖

3.3.1 文件頭描述和全局參數(shù)的設(shè)置

IBIS模型的文件頭和全局參數(shù)都在此設(shè)置。主要包括：模型版本號(hào)、文件名、文件版本、日期、來源、聲明、版權(quán)等通用信息和此模型的專有參數(shù)：溫度、電壓、封裝寄生參數(shù)、仿真負(fù)載、仿真時(shí)間、高低電平值和上升沿/下降沿時(shí)間。

3.3.2 元件級(jí)參數(shù)的設(shè)置

IBIS模型的元件級(jí)參數(shù)都在此設(shè)置。主要包括：元件名稱、廠商、用于仿真的HSPICE模型名稱、元件引腳、封裝電特性。

3.3.3 模型級(jí)參數(shù)的設(shè)置

IBIS模型的模型級(jí)參數(shù)都在此設(shè)置。主要包括：IBIS模型名稱、模型類型、極性、內(nèi)部時(shí)鐘、輸入高低電平閾值、典型/最小/最大模型名稱、上升/下降邊沿時(shí)間的設(shè)置。

3.4 執(zhí)行仿真生成IBIS模型

在T2B文件中執(zhí)行仿真后，晶體管級(jí)模型將在T2B文件設(shè)置基礎(chǔ)上轉(zhuǎn)換成IBIS模型。

3.5 驗(yàn)證模型

一旦T2B生成IBIS模型，它必須要驗(yàn)證，驗(yàn)證包括：語法與結(jié)構(gòu)檢查、I/V和V/t曲線數(shù)據(jù)的查看、HSPICE模型仿真與IBIS模型仿真對(duì)比。

如果有必要的話還可以作進(jìn)一步的數(shù)據(jù)對(duì)比，測(cè)量實(shí)際的芯片，比較測(cè)量結(jié)果與仿真結(jié)果的一致性。

3.5.1 結(jié)構(gòu)和語法檢查

T2B由HSPICE模型生成IBIS模型后，執(zhí)行“Run golden parser check”命令，可以檢查IBIS模型的結(jié)構(gòu)和語法是否存在問題，如圖3：

圖3 IBIS模型結(jié)構(gòu)及語法檢查

3.5.2 查看I/V和V/t曲線數(shù)據(jù)，看有無異常

T2B由HSPICE模型生成IBIS模型后，執(zhí)行“Run validation simulation”命令，可以檢查IBIS模型仿真的I/V和V/t曲線是否異常，如圖4：

圖4 IBIS模型仿真曲線圖

3.5.3 IBIS模型仿真結(jié)果與HSPICE模型仿真結(jié)果對(duì)比

T2B由HSPICE模型生成IBIS模型后，執(zhí)行“Run validation simulation”命令，可以檢查IBIS模型仿真結(jié)果與HSPICE模型仿真結(jié)果，比較它們的一致性，以此確定模型的有效性，如圖5：

圖5 SPICE和IBIS仿真輸出對(duì)比圖

上圖中可以分別選中電壓和電流波形進(jìn)行比較。執(zhí)行“Run validation simulation”時(shí)，在設(shè)置中，兩種仿真的負(fù)載值要一致。

3.5.4 對(duì)比數(shù)據(jù)

為了進(jìn)一步驗(yàn)證模型的準(zhǔn)確性，可以實(shí)測(cè)芯片驗(yàn)證仿真結(jié)果。驗(yàn)證包括測(cè)量實(shí)際IC的IV曲線和上升下降時(shí)間以及對(duì)比它們是否落在IBIS模型的最大與最小值范圍內(nèi)。注意需比較相同負(fù)載條件下的測(cè)量波形與仿真波形。

4 結(jié)論

IBIS模型很精確，易于生成，并與多種仿真平臺(tái)兼容。IBIS是解決HSPICE模型專有信息問題的標(biāo)準(zhǔn)規(guī)范。IBIS模型可以利用SPICE到IBIS轉(zhuǎn)換過程從SPICE模型中生成。我們采用了T2B軟件來完成這個(gè)工作，T2B軟件實(shí)際調(diào)用了HSPICE仿真器。從轉(zhuǎn)換過程及結(jié)果來看，生成的IBIS模型非常準(zhǔn)確，仿真結(jié)果基本可以和HSPICE模型保持一致。通過實(shí)際測(cè)量芯片并修正參數(shù)，可進(jìn)一步提高IBIS模型的可用性。

[1]Lin Jun．《教你如何建IBIS模型》V2.0，2006．

[2]Cadence．T2B File Format Reference Guide，Version 16.6，June 17，2013．

[3]Cadence．T2B Quick Reference，Version 16.6，June 28，2013．

[4]Cadence．T2B Tutorial for HSPICE Models，Version 16.6，July 10，2013．

[5]侯建平，張家訓(xùn)，何凱．一種封裝管殼快速建模方法[J]．電腦與電信，2017（6）：34-36．

AMethod of IBIS Model Building

Hou Jianping Liu Jianxin Huang Dianwei
(Shenzhen State Microelectronics Co.,Ltd.,Shenzhen 518057,Guangdong)

As a rule,HSIPCE emulator is always used to do validation in the IC’s design.The HSIPCE model is a transistor level model,which has limitations on the system level simulation:long time simulating consumption,easy to reveal the product’s privacy and unfriendly to protect the intellectual property rights.The IBIS model is widely used at the currently system level simulation analysis,it can be adopted by the mainstream of simulation software.As a result,we must prepare the IBIS model,and provide it to our user.This article introduces the IBIS model and the method to build and validate this model.

signal integrality;simulate;HSIPCE;IBIS;model

TN79

A

1008-6609(2017)07-0048-03

侯建平（1979-），男，江西興國人，學(xué)士，工程師，研究方向?yàn)榧呻娐返南到y(tǒng)驗(yàn)證。