蔣惠萍

(青島理工大學(xué)(臨沂) 總務(wù)部，山東 臨沂 273400)

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基于O-QPSK傳輸調(diào)制兩點(diǎn)合成低功耗ZigBee收發(fā)器

蔣惠萍

(青島理工大學(xué)(臨沂) 總務(wù)部，山東 臨沂 273400)

為降低ZigBee收發(fā)技術(shù)傳輸能耗，提出基于O-QPSK傳輸調(diào)制兩點(diǎn)合成低功耗ZigBee收發(fā)器設(shè)計(jì)方法。首先，針對ZigBee收發(fā)器進(jìn)行架構(gòu)設(shè)計(jì)研究，在TX部件內(nèi)的MAC中根據(jù)先入先出(FIFO)方式對傳輸數(shù)據(jù)進(jìn)行選擇，提高有效載荷和幀起始符(SFD)字段的長度，并使用O-QPSK調(diào)制對傳輸字符進(jìn)行處理；其次，重新設(shè)計(jì)ZigBee收發(fā)器關(guān)鍵部件，設(shè)計(jì)了頻率合成器的兩點(diǎn)調(diào)制方法，并設(shè)計(jì)了低噪聲和功率放大器；最后，通過實(shí)驗(yàn)仿真對所設(shè)計(jì)ZigBee收發(fā)器進(jìn)行了性能驗(yàn)證，顯示所提方法在數(shù)據(jù)傳輸節(jié)能性能以及共存性能上優(yōu)勢明顯。

CMOS集成；低能耗；ZigBee收發(fā)器；兩點(diǎn)合成；O-QPSK調(diào)制

0 引言

目前，ZigBee技術(shù)因其高效低功耗連接和單一網(wǎng)絡(luò)的大量設(shè)備容納能力，已廣泛應(yīng)用在各種場合，可實(shí)現(xiàn)基于傳感器的監(jiān)測和控制[1-2]。ZigBee與其他無線個人區(qū)域網(wǎng)(WPAN)標(biāo)準(zhǔn)相比，具有更低的延遲，同時(shí)，因它不需要任何網(wǎng)絡(luò)同步，可通過自身的加密提供一個高度安全的網(wǎng)絡(luò)。由于這些特點(diǎn)，可在許多生物醫(yī)學(xué)和醫(yī)療領(lǐng)域使用ZigBee技術(shù)，如健康監(jiān)測方面[3]。

由于CMOS原型的ZigBee首先被提出，許多學(xué)者對其進(jìn)行了改進(jìn)，以實(shí)現(xiàn)更高的集成度、更好的性能和較低的功耗[4]。然而，ZigBee需要與其他現(xiàn)有的無線電收發(fā)器和藍(lán)牙共享一個2.4 GHz的工業(yè)、科學(xué)和醫(yī)療(ISM)波段。因此，ZigBee與WLAN和藍(lán)牙的共存成為一個日益重要的問題。最近，為了滿足各種短距離數(shù)據(jù)傳輸標(biāo)準(zhǔn)，有研究實(shí)現(xiàn)了多標(biāo)準(zhǔn)的無線電數(shù)據(jù)傳輸技術(shù)，實(shí)現(xiàn)了協(xié)議級共存的醫(yī)療應(yīng)用研究[5]。

本文給出了完整的ZigBee實(shí)現(xiàn)硬件設(shè)計(jì)，包括物理(PHY)和媒體訪問控制(MAC)，并專注于低功耗和共存性能改進(jìn)，提出了一種低功耗集成CMOS兩點(diǎn)調(diào)制高共存ZigBee收發(fā)器設(shè)計(jì)方法，并進(jìn)行了實(shí)驗(yàn)驗(yàn)證。

1 ZigBee收發(fā)器架構(gòu)

1.1 ZigBee描述

IEEE 802.15.4定義了無線電傳輸中的PHY層和MAC層，而ZigBee則定義了網(wǎng)絡(luò)、安全和IEEE 802.15.4系統(tǒng)應(yīng)用框架。這些功能使網(wǎng)絡(luò)有能力配備大量的設(shè)備，例如，在單一協(xié)調(diào)器和單一無線網(wǎng)絡(luò)下可配置高達(dá)64 000個節(jié)點(diǎn)[6]。

2.4 GHz的IEEE 802.15.4標(biāo)準(zhǔn)物理層采用直接序列擴(kuò)頻(DSSS)和偏移正交相移鍵控(O-QPSK)調(diào)制，實(shí)現(xiàn)了250 kb/s的數(shù)據(jù)傳輸速率。長度為4 bit的數(shù)據(jù)映射為一個符號，每個符號將映射為16個不同的32芯片的PN碼序列。最后，該2 Mchip/s芯片速率產(chǎn)生2 MHz的射頻帶寬TX光譜。共有16個頻道，頻率范圍從2 405～2 480 MHz，間距為5 MHz。

在IEEE 802.15.4中定義的物理層和MAC層通過ZigBee收發(fā)器實(shí)現(xiàn)[7]。由于ZigBee收發(fā)器運(yùn)行在外部微控制器(MCU)中，框架的上層如網(wǎng)絡(luò)、安全層和應(yīng)用程序配置文件，必須通過外部MCU實(shí)現(xiàn)。換言之，ZigBee收發(fā)器只提供MCU的無線接口。在收發(fā)器的頂部，ZigBee SoC通過集成單片機(jī)、閃存和外設(shè)進(jìn)行系統(tǒng)構(gòu)建。

1.2 整體架構(gòu)設(shè)計(jì)

圖1所示為本文設(shè)計(jì)的2.4 GHz ZigBee收發(fā)器的簡化結(jié)構(gòu)示意圖。

圖1中，從TX的MAC中按照先入先出(FIFO)的原則進(jìn)行數(shù)據(jù)選取，并進(jìn)行TX調(diào)制。在增加了幀定界起始符(SFD)和有效載荷的字段長度之后，根據(jù)PHY控制器的數(shù)據(jù)速率控制構(gòu)造框架映射到指定的符號。如前所述，傳輸?shù)淖址峭ㄟ^O-QPSK進(jìn)行調(diào)制的。

2 關(guān)鍵結(jié)構(gòu)設(shè)計(jì)

2.1 系統(tǒng)設(shè)計(jì)描述

接收器的靈敏度指標(biāo)可定義如下[8]：

sensit=-74 dBm/Hz+10·log(BW)+NF+SNRout

(1)

圖1 ZigBee收發(fā)器架構(gòu)

式(1)中，BW、NF和SNRout分別表示信道帶寬、噪聲系數(shù)和所需的解調(diào)器信噪比(SNR)。為了滿足IEEE 802.15.4標(biāo)準(zhǔn)定義的-85 dBm的靈敏度，在信道帶寬BW的取值為2 MHz情況下，噪聲系數(shù)NF的取值應(yīng)該小于20.5 dB，解調(diào)器信噪比SNRout的取值應(yīng)該小于5.5 dB。然而，需要增加鏈路預(yù)算，因?yàn)樯虡I(yè)上需要的靈敏度要低得多。例如，本文中的設(shè)計(jì)目標(biāo)是靈敏度低于-97 dBm。根據(jù)靈敏度指標(biāo)定義(1)可知，與外部的平衡和匹配電路的噪聲系數(shù)NF的取值應(yīng)低于8.5 dB。

雖然IEEE 802.15.4標(biāo)準(zhǔn)規(guī)定輸出功率至少為3 dBm，但是發(fā)射功率可通過提高鏈路預(yù)算進(jìn)行提高。同時(shí)，芯片的高輸出功率可彌補(bǔ)在許多應(yīng)用中對外部功率放大器(PA)的需求，從而獲得與外部PA相比更少的功率消耗和更具成本效益的解決方案。因此，本文中選取9 dBm的輸出功率。假設(shè)可獲得0-dBi天線增益，以及106 dB的鏈路預(yù)算?；谶h(yuǎn)場近似的路徑損耗，及其與鏈路預(yù)算的關(guān)系可定義如下[9]：

Ploss=27.6-20·log(F)-n·log(D)

(2)

(3)

式中，F(xiàn)、D和n分別表示頻率、距離和路徑損耗因子。路徑損耗因子取決于場本身，并考慮到不同的情況下的多路徑傳輸問題。在一般情況下，應(yīng)考慮到鏈路的可靠性和寬裕度(Margin)，利用式(2)和式(3)進(jìn)行通信范圍計(jì)算，所計(jì)算的通信范圍設(shè)定鏈路預(yù)算為106 dB，具體如表1所示。

表1 通信范圍估計(jì)

假設(shè)鏈路可靠性超過99%，并采用開放式辦公場，通信距離計(jì)算約為33 m，可覆蓋多數(shù)的室內(nèi)短距離應(yīng)用。在實(shí)踐中，盡管會增加傳輸延遲，仍可通過IEEE 802.15.4 MAC標(biāo)準(zhǔn)進(jìn)行重傳，從而實(shí)現(xiàn)鏈路質(zhì)量的提升。

2.2 頻率合成器

一種用于產(chǎn)生信道頻率的分?jǐn)?shù)合成器，如圖2(a)所示，其包含相位頻率檢測器(PFD)、電荷泵、環(huán)路濾波器、三階調(diào)制器(SDM)、雙模8/9分頻器、可編程分頻器和一個壓控振蕩器(VCO)。使用一個32 MHz的晶體作為參考時(shí)鐘。VCO的輸出頻率可通過合成獲得。鎖相環(huán)(PLL)的帶寬為100 kHz ，用于優(yōu)化相位噪聲性能。通過調(diào)整電荷泵電流和環(huán)路濾波器組件值，鎖相環(huán)的環(huán)路帶寬可以控制在約200 kHz左右。利用2 Mchip/s的O-QPSK可實(shí)現(xiàn)頻率偏差為500 kHz的頻移鍵控(FSK)。由于與信號相比，鎖相環(huán)具有較窄的帶寬，則將信號同時(shí)施加到SDM和VCO中，稱之為兩點(diǎn)調(diào)制。由于SDM路徑和VCO路徑所具有的低通和高通特性，則從每個信號路徑內(nèi)的鎖相環(huán)的復(fù)合輸出可以實(shí)現(xiàn)帶寬調(diào)制，如圖2(a)和圖2(b)。

圖2 基于頻率合成器的兩點(diǎn)調(diào)制

在實(shí)踐中，兩個路徑之間的相位和增益不匹配，會降低發(fā)射頻譜質(zhì)量，例如EVM。為解決相位和增益不匹配，實(shí)現(xiàn)延遲線和可變調(diào)制VCO的增益校準(zhǔn)，設(shè)計(jì)了如圖3所示的壓控振蕩器。

圖3 壓控振蕩器

如圖3所示，通過在TX過程中使用大環(huán)路帶寬實(shí)現(xiàn)EVM的進(jìn)一步優(yōu)化，而在RX過程中使用小環(huán)路帶寬實(shí)現(xiàn)局部振蕩器(LO)的噪聲抑制。一個對稱差分6.1 nH感應(yīng)器用來降低電流，并增加并聯(lián)電阻Rp的有效性。為減少低頻相位噪聲，對低頻相位噪聲的主要來源尾電流源進(jìn)行刪除。圖中，M1和M2通過負(fù)反饋控制逐漸趨向M3和M4。負(fù)反饋使節(jié)點(diǎn)Vcs對于外部擾動不敏感，如M3和M4電流噪聲。因此，液晶振蕩器的相位噪聲對低頻噪聲的影響要小得多。

圖3中，V1和V2組成MOS變?nèi)荻O管，V1和V2是由頻率和相位鎖定的連續(xù)環(huán)路濾波器驅(qū)動。由于MOS變?nèi)荻O管的電容-電壓曲線不是線性的，壓控振蕩器的增益(KVCO)變化劇烈，會導(dǎo)致鎖相環(huán)的相位噪聲和發(fā)射機(jī)EVM惡化。為提高KVCO的線性度，V1和V2的設(shè)計(jì)為具有不同偏差的變?nèi)荻O管，如圖4所示。

圖4 具有不同偏差變?nèi)荻O管

離散調(diào)諧電路被設(shè)計(jì)為一個具有4位控制的二進(jìn)制加權(quán)電容器開關(guān)陣列。在PLL解決了信道頻率后，TX調(diào)制數(shù)據(jù)應(yīng)用于其他由V3和V4組成的MOS變?nèi)荻O管，如圖3所示。采用6位數(shù)字模擬轉(zhuǎn)換器(DAC)為V3和V4組成的變?nèi)荻O管調(diào)制提供所需的電壓等級，其頻率偏差為500 kHz。

2.3 低噪聲放大器和功率放大器

圖5所示為簡化的低噪聲放大器(LNA)和功率放大器(PA)示意圖。采用差分電路，以盡量減少從電源線和基板產(chǎn)生的噪聲影響。由于時(shí)分雙工(TDD)特性，LNA的輸入與PA的輸出是端口共享的。電感L1作為射頻電路匹配，同時(shí)作為PA的輸出負(fù)載。組件的L2、L3、C2和C3構(gòu)成平衡，其將差分射頻信號轉(zhuǎn)換為單端射頻信號。L4、C4和C5構(gòu)成LC諧波濾波器來抑制TX的諧波輸出。此外，C4用于直流阻斷。

圖5 低噪聲放大器和功率放大器

利用共源共柵的退化電感結(jié)構(gòu)，進(jìn)行LNA設(shè)計(jì)。額外的電容器Ca1和Ca2用于優(yōu)化噪聲匹配。通過調(diào)節(jié)電阻輸出可實(shí)現(xiàn)AGC的增益控制。第二階段，LNA2作為Gm階段的電流驅(qū)動無源混頻器。在利用低通濾波器進(jìn)行通道濾波后(LPF)，具有47 dB的動態(tài)范圍的可變增益，放大器(VGA)為4位閃存ADC設(shè)置足夠的電平信號。

利用信號接收強(qiáng)度指示(RSSI)進(jìn)行AGC的增益控制。NF的模擬值和LNA的增益分別為3.5 dB和21 dB。由于后續(xù)的無源混頻器有25 dB的NF，相應(yīng)的級聯(lián)噪聲系數(shù)計(jì)算為約6.7 dB。對來自頻率合成器和輸出功率天線的調(diào)制信號進(jìn)行PA放大。PA的輸出階段由可編程級聯(lián)階段構(gòu)成，控制輸出功率為9～50 dBm。

為了提高混頻器的性能，采用無源混頻器的電流驅(qū)動而不是有源混頻器，如圖6所示。

圖6 RX混頻器原理

因?yàn)樯漕l前端包括低噪聲放大器，混頻器的設(shè)計(jì)應(yīng)該覆蓋整個ISM頻段，其不能執(zhí)行信道濾波?；祛l器的輸出電流攜帶一個小信號和一個大的阻擋器，因此圖6中的運(yùn)算放大器的輸出電流偏差應(yīng)足夠大。如果圖6中，從電流到電壓的轉(zhuǎn)換過程中電流的線性度可以保證，則可實(shí)現(xiàn)對接收器電源電壓擺動的線性度限制，進(jìn)而實(shí)現(xiàn)噪聲的抑制。

3 實(shí)驗(yàn)分析

利用90 nm的單聚和6層金屬層CMOS技術(shù)設(shè)計(jì)實(shí)現(xiàn)完整的收發(fā)器，整體實(shí)驗(yàn)?zāi)Ｐ筒捎肕ATLAB/Simulink仿真平臺進(jìn)行實(shí)現(xiàn)。實(shí)驗(yàn)硬件配備：CPU i7-4790K 3.6 GHz，物理內(nèi)存為ddr4-2400 GHz，存儲大小為1 TB，系統(tǒng)為Win7旗艦版。

壓控振蕩器輸入使用到了TX數(shù)據(jù)，圖7所示為通過O-QPSK調(diào)制的TX輸出頻譜實(shí)驗(yàn)數(shù)據(jù)。

圖7 TX輸出功率頻譜

根據(jù)圖7可知，測得的輸出功率為+9 dB，輸出功率頻譜符合上述IEEE 802.15.4傳輸要求。TX諧波量小于45 dBm，這符合美國聯(lián)邦通信委員會(FCC)的規(guī)定以及歐洲電信標(biāo)準(zhǔn)協(xié)會(ETSI)的要求。

根據(jù)功率放大器的輸出所得到的合成器的相位噪聲測量值如圖8所示。

圖8 信道頻率2.45 GHz合成器的相位噪聲

根據(jù)圖8可知，在2.45 GHz信道頻率上，10 kHz和1MHz的偏移量分別為83.6和111.5 dBc/Hz。一般來說，直接調(diào)制發(fā)射機(jī)具有更好的相位噪聲，可提供更好的矢量幅度誤差。鎖相環(huán)測得的參考雜散低于70 dBc。測得的鎖相環(huán)鎖定時(shí)間小于80 μs。

為驗(yàn)證所提方法的干擾抑制能力，圖9所示為ZigBee干擾測量抑制比。

根據(jù)圖9可知，該比率是11、15和25三個信道數(shù)據(jù)包長度為25 bytes的測量值。所需的信號功率最低靈敏度被設(shè)置為3 dB以上。在不同的干擾功率和信道頻率上，測量超過1%的干擾水平。同信道，相鄰和相間信道在±0、±5和±10 MHz的抑制分別約為-6.4、31和52 dB?？梢娨种票却笥?5.6 dB的干擾位于距離超過15 MHz，因此獲得了優(yōu)秀的信道干擾抑制能力。

4 結(jié)束語

本文提出一種低功耗集成CMOS兩點(diǎn)調(diào)制高共存ZigBee收發(fā)器技術(shù)，可進(jìn)一步降低ZigBee技術(shù)的數(shù)據(jù)傳輸功耗，并提高其共存和干擾抑制性能，通過仿真實(shí)驗(yàn)，驗(yàn)證了所提ZigBee收發(fā)器在數(shù)據(jù)傳輸功耗、共存性以及干擾抑制能力上的優(yōu)勢。通過這項(xiàng)工作，ZigBee可為生物醫(yī)學(xué)和醫(yī)療應(yīng)用提供一個可行的解決方案。

以上設(shè)計(jì)方案在實(shí)現(xiàn)過程中首先在實(shí)驗(yàn)室環(huán)境下，通過MATLAB仿真軟件進(jìn)行了實(shí)現(xiàn)，但是未涉及到硬件的具體開發(fā)，今后將在ZigBee硬件設(shè)計(jì)與實(shí)現(xiàn)上做深入研究，并積極進(jìn)行實(shí)際應(yīng)用推廣。

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Low power ZigBee transceiver based on O-QPSK transmissionmodulation two point synthesis

Jiang Huiping

(General Affairs Department, Qingdao University of Technology (Linyi), Linyi 273400, China)

In order to reduce the power consumption of data transmission, a low power integrated CMOS ZigBee transceiver with two points modulation was proposed. Firstly, the ZigBee transceiver architecture was designed, and the data was selected with the principle of the first in first out (FIFO) from TX MAC, then the frame bound start (SFD) field length and payload was increased, and it carried on the transmission character with the O-QPSK modulation; Secondly, the key components of the ZigBee transceiver architecture were designed, and the design method of the frequency synthesizer, low noise amplifier and power amplifier based on two points modulation were presented. Finally, the simulation results show that the proposed ZigBee transceiver has advantages in the power consumption and coexistence performance of the data transmission.

CMOS integration; low power consumption; ZigBee transceiver; two point synthesis; O-QPSK modulation

TN832

A

10.19358/j.issn.1674- 7720.2017.13.010

蔣惠萍.基于O-QPSK傳輸調(diào)制兩點(diǎn)合成低功耗ZigBee收發(fā)器[J].微型機(jī)與應(yīng)用，2017,36(13)：29-33.

2017-02-13)

蔣惠萍(1986-)，女，碩士，助教，主要研究方向：嵌入式硬件設(shè)計(jì)，通信技術(shù)應(yīng)用。