作者/鄒江，江國海 ，曾麗娟，遵義師范學(xué)院

項(xiàng)目基金：黔科合LH字【2015】7008

一種基于FPGA的多路圖像拼接的4K高清顯示設(shè)計(jì)

作者/鄒江，江國海 ，曾麗娟，遵義師范學(xué)院

項(xiàng)目基金：黔科合LH字【2015】7008

目前各大電視、顯示器廠商的4k高清技術(shù)處理方案主要是采用基于臺(tái)灣晨星等4k處理芯片設(shè)計(jì)的，而采用該方案若需要增加新的圖像數(shù)據(jù)處理功能或者改變某一項(xiàng)功能卻顯得尤為困難。本文采用基于FPGA的多路圖像拼接的4K高清顯示設(shè)計(jì)方案，即利用FPGA將4路分辨率為1920＊1080的圖像信號(hào)拼接為一幅分辨率為3840＊2160的4K圖像信號(hào)，并通過DisplayPort接口發(fā)送到高清4K顯示器進(jìn)行顯示。本文詳細(xì)介紹了DVI數(shù)據(jù)處理硬件電路、DisplayPort接口硬件電路設(shè)計(jì)過程，并介紹了FPGA的DDR3設(shè)計(jì)及DisplayPort接口程序設(shè)計(jì)流程，最后通過試驗(yàn)驗(yàn)證設(shè)計(jì)的正確性。

4k高清；DVI；DisplayPort；DDR3

引言

近年來，隨著4K高清電視、顯示器的普及，使得4k的高清技術(shù)得到越來越廣泛的應(yīng)用，目前各大電視、顯示器廠商的4k高清技術(shù)處理芯片主要基于臺(tái)灣晨星等4k處理芯片設(shè)計(jì)的，但增加功能或者更改設(shè)計(jì)比較困難，無法做到自主可控設(shè)計(jì)的目的。目前基于FPGA的處理圖像的速度與能力得到了較大的提高，已經(jīng)可以滿足4k高清顯示對圖像數(shù)據(jù)處理的高速要求，采用FPGA作為4K圖像處理的主控芯片方案已經(jīng)得到了充分的驗(yàn)證，本文主要是針對特殊圖像拼接領(lǐng)域里面利用FPGA進(jìn)行多路圖像拼接設(shè)計(jì)的。

圖1 實(shí)現(xiàn)4k高清顯示原理框圖

1. 系統(tǒng)總體設(shè)計(jì)

本系統(tǒng)要求將4路分辨率為1920＊1080的DVI視頻圖像拼接成1路3840＊2160分辨率的4k高清圖像并發(fā)送至4K高清顯示器進(jìn)行顯示。具體設(shè)計(jì)思路為將PC主機(jī)提供的4路DVI圖像信號(hào)連接到本系統(tǒng)的DVI輸入接口，4路圖像信號(hào)經(jīng)過DVI信號(hào)調(diào)理芯片DS16EV5110A進(jìn)行信號(hào)調(diào)理，經(jīng)調(diào)理的DVI信號(hào)利用DVI時(shí)序轉(zhuǎn)換器TFP410A進(jìn)行轉(zhuǎn)換為標(biāo)準(zhǔn)的DVI時(shí)序信號(hào)，標(biāo)準(zhǔn)的DVI時(shí)序包括RGB數(shù)據(jù)、行同步HSYNC、場同步VSYNC和DE信號(hào)；FPGA采集4路DVI圖像信號(hào)存入DDR3芯片，待4路DVI圖像信號(hào)全部存入DDR3芯片MT41J256M16HA之后，再將4路DVI圖像數(shù)據(jù)從DDR3芯片同時(shí)讀出，最終通過displayport接口發(fā)送到4k高清顯示器進(jìn)行顯示，SN65DP130S為displayport信號(hào)調(diào)理芯片，對displayport信號(hào)的增加和減弱具有重要的調(diào)節(jié)作用，系統(tǒng)總體框圖如圖1所示。

FPGA采用xilinx公司生產(chǎn)的kinetx—7系列的XC7K325T—2FFG900I，F(xiàn)PGA內(nèi)部邏輯模塊包含F(xiàn)IFO模塊、DDR3總線控制模塊、AXI_DDR3的IP核、MicroBlaze軟核和DisplayPort模塊；其中FIFO主要用于保存采集到的DVI數(shù)據(jù)，DDR3總線控制模塊負(fù)責(zé)DDR3總線邏輯的調(diào)度和對axi_7series_ddr3 IP核的控制，使其能夠高效高速的處理DVI輸入的數(shù)據(jù)；axi_7series_ddr3模塊為kinetx—7的DDR3控制的IP核模塊。

2. 系統(tǒng)硬件設(shè)計(jì)

圖2 DVI時(shí)序轉(zhuǎn)換圖

DVI圖像由DVI接口輸入到DS16E5110A信號(hào)調(diào)理器，再經(jīng)DVI轉(zhuǎn)換芯片TFP401A轉(zhuǎn)換為標(biāo)準(zhǔn)的DVI時(shí)序，包含像素時(shí)鐘ODCK、像素有效信號(hào)DE、場同步信號(hào)VSYNC、行同步信號(hào)HSYNC和24bit的像素點(diǎn)RGB數(shù)據(jù)，電路原理圖如圖2所示。DVI_CON接口的第6管腳CLK和第7管腳DATA別連接EEPROM 24LC02B的SCL和SDA管腳，EEPROM保存EDID信息，一旦檢測到熱插拔信號(hào)主機(jī)就會(huì)主動(dòng)通過I2C時(shí)序讀取EEPROM的EDID信息，輸出相應(yīng)的圖像信號(hào)。

DisplayPort接口電路原理圖如圖3所示，SN75DP130S為DisplayPort信號(hào)均衡器，F(xiàn)PGA通過I2C總線配置SN75DP130S，使其滿足輸出的信號(hào)與FPGA中displayport的GTX端口信號(hào)強(qiáng)弱相適應(yīng)。輔助通道AUX_CH曼徹斯特編碼與主機(jī)進(jìn)行通信，使其適應(yīng)高速的displayport高速信號(hào)的傳輸。

圖3 DP信號(hào)發(fā)送原理圖

3. 系統(tǒng)程序設(shè)計(jì)

3.1 DDR3程序控制模塊設(shè)計(jì)

DVI輸入信號(hào)像素時(shí)鐘ODCK、像素有效信號(hào)DE、場同步信號(hào)VSYNC和行同步信號(hào)HSYNC和像素點(diǎn)24bit的RGB數(shù)據(jù)。FPGA在檢測到場同步信號(hào)VSYNC下降沿出現(xiàn)之后，等待DE信號(hào)有效并且將有效的像素?cái)?shù)據(jù)存入FIFO，當(dāng)FIFO的數(shù)據(jù)計(jì)數(shù)值DATA_COUNT計(jì)到一行1920個(gè)像素點(diǎn)的時(shí)候，調(diào)用DDR3內(nèi)核將一行數(shù)據(jù)寫入SDRAM存儲(chǔ)芯片中，DVI數(shù)據(jù)處理流程如圖4所示。

圖4 DVI數(shù)據(jù)處理流程圖

采用AXI總線操作DDR3內(nèi)核，DDR3內(nèi)核設(shè)置的主頻為800MHz，可以滿足高速的讀寫要求。AXI Data Width 設(shè)置為512bit；DDR3_SDRAM Data Width一共由4片16bit數(shù)據(jù)位的SDRAM組成一個(gè)64bit的DDR3數(shù)據(jù)接口。在將DVI圖像數(shù)據(jù)寫入AXI總線過程中，需要將24bit的DVI RGB[23∶0]數(shù)據(jù)先組成一個(gè)32bit的RGB[31∶0]數(shù)據(jù)，具體操作位高8bit補(bǔ)0；把數(shù)據(jù)拼接成一個(gè)512bit的AXI數(shù)據(jù)接口，需要16個(gè)RGB像素點(diǎn)才可以拼接成512bit的數(shù)據(jù)。一行1920個(gè)像素點(diǎn)的數(shù)據(jù)可以組成120個(gè)512bit的AXI總線數(shù)據(jù)，數(shù)據(jù)拼接框圖如圖5所示。

3.2 DisplayPort發(fā)送4K高清圖像數(shù)據(jù)程序設(shè)計(jì)

DisplayPort協(xié)議包含在xilinx DisplayPort IP核中，因此要實(shí)現(xiàn)DisplayPort發(fā)送4K高清視頻數(shù)據(jù)功能必須要使用xilinx 官方發(fā)布的DisplayPort IP核，DisplayPort IP核是硬核，IP核當(dāng)中一些參數(shù)需要軟件配置才能更好的使用，特別是配置SN65DP130S均衡器的時(shí)候利用軟件配置參數(shù)就顯得尤為重要。為了配置DisplayPort IP核的參數(shù)，本文調(diào)用了xilinx FPGA自帶的MicroBlaze軟核對DisplayPort IP硬核進(jìn)行配置，MicroBlaze軟核與DisplayPort IP硬核的硬件連接圖如圖6所示。

lnk_clk_p和lnk_clk_n分別為SN65DP130S產(chǎn)生的高頻輸入時(shí)鐘；lnk_tx_lane_p[3∶0] 和lnk_tx_lane_ n[3∶0]分別為傳輸?shù)牟罘謹(jǐn)?shù)據(jù)的兩端；tx_hpd為熱插拔信號(hào)；aux_tx_io_p和aux_tx_io_n分別為輔助信號(hào)I2C的SDA信號(hào)的差分對；iic的iic_scl和iic_sda為配置SN65DP130S參數(shù)的時(shí)鐘和數(shù)據(jù)線；rs232_uart為打印MicroBlaze的打印輸出信息端口，MicroBlaze內(nèi)核軟件工作流程圖如圖7所示。

圖5 數(shù)據(jù)拼接原理圖

圖6 DisplayPort硬核及外圍元件連接原理圖

圖7 MicroBlaze軟核的軟件程序運(yùn)行流程圖

MicroBlaze內(nèi)核程序的采用C語言編寫，在生成的的工程硬件導(dǎo)出硬件Hardware之后，再利用SDK生成對應(yīng)的軟件工程，生成的軟件工程包含BSP底層驅(qū)動(dòng)Driver，通過編寫軟件程序控制DisplayPort參數(shù)的配置與發(fā)送數(shù)據(jù)的過程管理，可以實(shí)現(xiàn)4K高清圖像的發(fā)送。

4. 試驗(yàn)驗(yàn)證

對多路視頻圖像拼接系統(tǒng)進(jìn)行試驗(yàn)驗(yàn)證時(shí)，需要將4路PC機(jī)的發(fā)送的分辨率為1920＊1080的圖像通過DVI接口線連接到多路視頻圖像拼接系統(tǒng)電路板，再從多路視頻圖像拼接系統(tǒng)用DisplayPort線連接到4K高清顯示器進(jìn)行顯示，測試結(jié)果如圖8所示，在高清顯示器上顯示4路windows桌面圖像，可見設(shè)計(jì)滿足4路圖像拼接要求。

5. 結(jié)語

試驗(yàn)結(jié)果表明，該基于FPGA的多路圖像拼接4K高清顯示系統(tǒng)能滿足多路圖像拼接和4K高清顯示要求。基于FPGA的多路圖像拼接與4K高清顯示技術(shù)對于自主可控的硬件系統(tǒng)具有使用靈活、全新定制功能，廣泛應(yīng)用于自主控制設(shè)計(jì)領(lǐng)域，本文對于自主設(shè)計(jì)4K高清顯示方面具有一定的指導(dǎo)意義。

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“雙十一”購物狂歡節(jié)，是指每年11月11日的網(wǎng)絡(luò)促銷日，源于淘寶商城（天貓）2009年11月11日舉辦的網(wǎng)絡(luò)促銷活動(dòng)。下面我將列舉從2009年至2017年“雙十一”天貓和淘寶的總銷售額以及各年銷售額的增長率，如表所示：

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圖8 4路分辨率為1920＊1080的圖像拼接畫面