張惠國 陳珍海 孫偉鋒 周德金 于宗光 魏敬和

(1東南大學國家ASIC工程技術研究中心,南京210004)(2常熟理工學院物理與電子工程學院,常熟215500)(3中國電子科技集團第五十八研究所,無錫214035)

雙通道可重構14 bit 125 MS/s流水線ADC

張惠國1,2陳珍海1,3孫偉鋒1周德金3于宗光3魏敬和3

(1東南大學國家ASIC工程技術研究中心,南京210004)(2常熟理工學院物理與電子工程學院,常熟215500)(3中國電子科技集團第五十八研究所,無錫214035)

提出了一種雙通道可重構14 bit 125 MS/s流水線模數轉換器(ADC).該雙通道14 bit ADC可工作在并行雙通道14 bit 125 MS/s、時間交織14 bit 250 MS/s以及求和15 bit 125 MS/s三種模式.為抑制通道間失配誤差的影響,提出一種數模混合前臺校準技術.為減少ADC輸出端口數目,數據輸出由高速串行數據發(fā)送器驅動,并且其工作模式有1.75, 2, 3.5 Gbit/s三種.該ADC電路采用0.18 μm 1P5M 1.8 V CMOS工藝實現,測試結果表明,對于相同的10.1 MHz的輸入信號,該ADC電路在14 bit 125 MS/s模式下的SNR和SFDR分別為72.5 dBFS和83.1 dB,在14 bit 250 MS/s模式下的SNR和SFDR分別為71.3 dBFS和77.6 dB,在15 bit 125 MS/s模式下的SNR和SFDR分別為75.3 dBFS和87.4 dB.芯片總體功耗為461 mW,單通道ADC內核功耗為210 mW,面積為1.3×4 mm2.

流水線模數轉換器;可重構;時間交織;電流模發(fā)送器

高速高精度流水線模數轉換器(ADC)是現代無線通信系統(tǒng)的必需模塊[1-4].隨著無線電接收技術不斷朝著軟件無線電技術邁進,新一代無線電接收系統(tǒng)所需要處理的頻段和模式同步增加,其對所采用的硬件芯片電路的適用靈活性或者可重構性要求日益提高.對于接收系統(tǒng)的硬件可重構設計,針對收發(fā)天線、模擬濾波器和處理器的可重構設計研究已相當多[5-7],然而對于高速高精度ADC的可重構研究還鮮有文獻報道.

對于高速高精度ADC的可重構設計,現有的實現方式主要是采用單通道ADC功能和性能重組的方式進行[8-9].該類方法通過在固定分辨率和采樣速率的ADC中關閉和調整部分模塊的方式實現ADC功能和性能的調整,以適應不同應用場合的需求.由于該類方法采用的是單通道ADC,整體電路重構得到的性能無法超過單通道ADC電路的性能.本文采用多通道ADC的方式進行可重構設計,所得到的可重構ADC電路的總體性能可以高于單通道ADC電路的性能.

本文采用雙通道14 bit 125 MS/s流水線ADC設計了一種可工作于3種不同模式的可重構ADC電路,以適應不同的采樣需求.當2個ADC內核各自獨立工作時,電路為雙通道的14 bit 125 MS/s流水線ADC;當2個ADC內核工作于求和模式時,電路為15 bit 125 MS/s流水線ADC;當2個ADC內核工作于時間交織模式時,電路為14 bit 250 MS/s流水線ADC.對于求和與時間交織模式來說,如何保障兩通道ADC之間的參數一致性是難點,本文為解決該問題提出了一種數?；旌锨芭_校準技術,可對失調電壓和增益誤差的失配進行補償.該雙通道ADC電路采用1.8 V 1P5M 0.18 μm CMOS工藝進行設計并流片驗證,測試結果顯示其具有非常好的綜合性能.

1 可重構ADC 系統(tǒng)結構

圖1(a)為本文所設計的雙通道可重構ADC系統(tǒng)框圖.電路包括:2個14 bit 125 MS/s流水線ADC內核電路ADC 1#和ADC 2#,產生2組14 bit 量化輸出數據D1和D2;一個可重構控制模塊,根據配置模式對D1和D2進行交織/求和處理或者直接并行輸出;一個可配置成1.75, 2, 3.5 Gbit/s三種工作模式的電流模串行輸出發(fā)送器;時鐘接收及產生模塊,根據外部輸入125 MHz采樣時鐘產生14 bit ADC內核所需的125 MHz非交疊多相時鐘和串行輸出發(fā)送器所需倍頻時鐘;基準電壓產生及驅動模塊, 提供各種偏置.

(a) 總體結構框圖

(b) 單通道14 bit 125 MS/s ADC結構框圖

由于所設計的可重構ADC中使用了雙通道14 bit ADC,為保證時間交織和求和模式下的ADC總體性能,必須保證所使用的2個14 bit ADC的匹配一致性,因而需要對2個14 bit ADC之間的各類失配誤差進行校準.通常,影響時間交織或者求和結構ADC的主要匹配誤差包括:采樣時鐘、失調和增益誤差失配.對于失調和增益誤差失配,提出了一種數?；旌锨芭_校準方法,在電路上電后根據兩通道ADC數字碼之間的誤差,計算得到誤差補償量,通過調整控制寄存器來調整ADC模擬電路的偏置參數,進而調整2個通道間的匹配一致性,在完成校準調試后固定寄存器值,電路進行正常的模數轉換功能.對于采樣時鐘的匹配未采用校準技術,而是采用時鐘占空比穩(wěn)定電路(DCS)對采樣時鐘的上升/下降沿進行精確控制,以達到減小時鐘失配誤差的目的.

1.1 單通道14 bit 125 MS/s ADC結構

圖1(b)為單通道14 bit 125 MS/s流水線ADC電路的系統(tǒng)結構圖,圖中各級流水線子級電路的具體實現見文獻[10].在校準模式時,輸入信號控制開關K1和K2將會斷開,隔斷輸入模擬信號,由基準電壓輸出的校準輸入模擬電壓信號就會被連接到第1級電路的輸入端,校準結束后開關導通.

1.2 可重構工作模式

本文所設計的雙通道可重構14 bit 125 MS/s流水線ADC可工作于3種不同模式,以適應不同的采樣需求.當電路為雙通道的14 bit 125 MS/s流水線ADC模式時,2個14 bit ADC內核各自對不同的模擬輸入信號進行模數轉換,對應的數據輸出發(fā)送器工作在1.75 Gbit/s輸出模式.當2個ADC內核工作于求和模式時,電路為15 bit 125 MS/s流水線ADC.如圖2(a)所示,2個14 bit ADC內核以同相時鐘對同一個輸入模擬信號同時進行采樣處理并得到2組14 bit 125 MS/s數據D1[13:0]和D2[13:0],再通過一個加法器求和,即可產生一個15 bit 125 MS/s數據D[14:0],此時數據輸出發(fā)送器對應地工作于2 Gbit/s輸出模式.當2個ADC內核工作于時間交織模式時,電路為14 bit 250 MS/s流水線ADC.如圖2(b)所示,2個14 bit ADC內核以互補的相位不交疊時鐘對同一個輸入模擬信號進行交織采樣處理,并得到2組交織的14 bit 125 MS/s數據D1[13:0]和D2[13:0],再通過一個MUX選擇電路對其進行采樣,產生14 bit 250 MS/s數據,此時數據輸出發(fā)送器對應地工作于3.5 Gbit/s輸出模式.

(a) 求和15 bit 125 MS/s模式

(b) 時間交織14 bit 250 MS/s模式

2 可重構數據發(fā)送器

由于采用了多通道ADC集成,ADC數據輸出端口的數量應越小越好.為最大限度減少輸出端口數量,本文所設計的可重構ADC的數據輸出采用電流模(CM)輸出技術,并且采用了14倍速率的串行輸出數據格式,在交織模式下ADC速率達到250 MS/s,因此數據輸出接口模塊的最大速率達3.5 Gbit/s.由于采用serdes技術的發(fā)送器功耗較大[11-12]，本文采用了簡化的serdes技術，圖3是發(fā)送器結構及數據的時序關系.

圖3(a)為發(fā)送器的結構框圖，在雙通道普通模式下，校準邏輯輸出的14 bit數據經過并串轉換模塊，轉換為1.75 Gbit/s的串行數據Din，最后由CM驅動器轉換成差分電流輸出信號.在雙通道求和模式下，由1 GHz時鐘對15 bit數據進行雙采樣，得到2 Gbit/s的串行數據Din；在時間交織模式下，由1.75GHz時鐘對14 bit數據進行雙采樣，得到3.5 Gbit/s的串行數據Din.

(a) 結構框圖

(b) 14 bit模式輸出時序圖

(c) 15 bit模式輸出時序圖

圖3(b)為14 bit數據發(fā)送器的輸出數據時序示意圖，串行輸出數據采樣時鐘SCKP和SCKN為7個周期；圖3(c)為15 bit數據發(fā)送器的輸出數據時序示意圖，串行輸出數據采樣時鐘SCKP和SCKN為7.5個周期.

圖4為ADC工作于雙通道并行14 bit 125 MS/s模式下的并/串轉換電路的系統(tǒng)框圖,14 bit并行輸入數據經采樣后分為2組7 bit并行數據分別進入移位寄存器，再進行合并得到1.75 Gbit/s的串行數據.在時間交織模式下,時鐘采樣改為1.75 GHz,移位寄存器位數不變;在雙通道求和模式下時,時鐘采樣改為1 GHz,7 bit移位寄存器被設置為8 bit.

圖4 并/串轉換模塊結構圖

3 通道一致性誤差校準

為改善時間交織和求和模式下的ADC總體性能,必須保證所使用的兩通道14 bit ADC的匹配一致性,本文提出一種數?；旌锨芭_校準技術對2個14 bit ADC之間的失調和增益失配誤差進行校準.2個14 bit ADC在芯片上電時在數字控制模塊控制下,采用一個公用的片上基準信號進行失調和增益失配誤差校準,從而具有更好的一致性,使兩通道ADC之間的失配誤差最小化.

3.1 失調誤差校準

本文中ADC內核的失調誤差校準的思想是通過人為地在ADC量化輸出碼上補償一個相反的失調碼來補償,失調誤差前臺校準的原理如圖5(a)所示.前臺校準開始時,數字控制模塊首先將兩通道ADC中第1級子級電路的輸入端短接,并連接到共模電平,此時ADC差分信號幅度應該為0.若不存在失調電壓,則14 bit ADC的量化輸出碼應該為0,實際電路中由于失調電壓的影響,ADC輸出碼的低幾位為隨機狀態(tài).數字控制模塊通過多次檢測ADC輸出碼和信號之間的差值,并將各次的差值求和求取平均值,得到兩通道ADC各自的失調誤差量,再將該2個平均值作為失調誤差補償量存儲在對應寄存器中,在ADC正常轉換模式時分別對各自通道的量化碼進行補償.由于失調校準輸入都是相同的共模電壓,校準的結果都是差分輸入為0時數字輸出也為0,因此可以保持兩通道ADC的失調誤差一致性.

(a) 失調誤差校準

(b) 增益誤差校準

3.2 增益誤差校準

本文中ADC內核增益誤差校準的思想是先檢測兩通道ADC的增益誤差,然后以一個通道ADC增益為基準人為地調整另外一個通道ADC的比較器量化參考基準電壓,從而調整另外一個通道ADC的增益.本文所設計的增益誤差前臺校準的原理如圖5(b)所示.前臺校準開始時,數字控制模塊首先將兩通道ADC中第1級4.5 bit子級電路的輸入端并連接到校準信號輸入模塊,數字控制模塊控制2個校準信號輸入模塊同時給兩通道ADC的4.5 bit 子級電路的輸入端提供校準信號.本設計中,校準電壓信號為16種,最小為0,最大為滿幅基準電壓Vref,步進電壓幅度為Vref/16.若不存在增益失配誤差,對于任何一個校準輸入電壓,2個ADC通道輸出數字量化碼應該完全一樣,但實際電路的輸出為隨機狀態(tài).

對于任何一種校準輸入電壓,數字控制模塊通過檢測2個通道ADC輸出量化碼和理想輸出碼之間的差值(增益誤差反饋1和2),來判斷兩通道ADC的增益失調誤差,再以二分法分別對2個失調校準模塊中的寄存器進行調整,通過改變Vrp1和Vrn1的電壓值來改變ADC內核1#的增益,通過改變Vrp2和Vrn2的電壓值來改變ADC內核2#的增益,當判斷增益誤差反饋1和2的誤差為最小時,該寄存器值將會在數字控制模塊內部記錄下來.當完成16種輸入電壓的校準過程之后,數字控制模塊將會得到16組10 bit 寄存器的值,并對16組數據進行計算,得到一組最終寄存器值,然后將其寫入校準信號輸入模塊的10 bit 寄存器中保持不變,完成增益失配誤差校準.

4 測試結果

圖6為本文所設計雙通道14 bit 125 MS/s流水線ADC芯片電路的版圖照片，電路采用0.18 μm 1P5M 1.8 V CMOS工藝.左邊的模塊為帶隙基準(bandgap)電路，上端為基準電壓緩沖驅動電路，中間部分為6級流水線子級電路，最右端為PLL、時鐘占空比產生電路和3.5 Gbit/s數據發(fā)送器模塊.單通道ADC面積為1.3×4 mm2，內核有源面積為1.3×2.5 mm2.

圖6 ADC芯片布局

圖7為本文設計的ADC的典型測試曲線,其中fin為輸入信號頻率.圖7(a)為單通道14 bit ADC工作在125 MS/s采樣率，正弦輸入信號頻率10.1 MHz時的測試結果，測得信噪比(SNR)為72.5 dBFS,無雜散動態(tài)范圍(SFDR)為83.1 dB.圖7(b)為15 bit 求和模式下的FFT結果,可以看出SNR為75.3 dBFS,SFDR為87.4 dB,失調和增益失配誤差的影響得到較好抑制.圖7(c)為ADC工作在14 bit 250 MS/s模式下的FFT測試結果,可看出ADC輸出諧波有一定增大,SFDR下降為77.6 dB,原因在于本設計未采用時鐘失配校準技術,250 MHz時鐘失配相對明顯.圖7(d)和(e)為14 bit ADC工作在125 MS/s采樣率下的線性度曲線,DNL為-0.72～+0.65 LSB,INL為-4.6～+2.7 LSB,INL的最大誤差發(fā)布位置與前端4.5 bit 子級電路采用的16個比較器的量化區(qū)間對應.

(a) fin=10.1 MHz@14 bit 125 MS/s

(b) fin=10.1 MHz@15 bit 125 MS/s

(c) fin=10.1 MHz@14 bit 250 MS/s

(d) INL @14 bit 125 MS/s

(e) DNL@14 bit 125 MS/s

圖8(a)、(b)為本文所設計3.5 Gbit/s串行輸出接口的眼圖及時鐘抖動統(tǒng)計圖.由圖8(a)可看出差分信號擺幅為800 mV,“眼眶”清晰,由圖8(b)可知抖動峰峰值為100 ps.ADC樣片在250 MS/s采樣率時總體功耗為461 mW,單通道ADC內核功耗為210 mW,其中3.5 Gbit/s串行數據發(fā)送器的功耗為32 mW.

(a) 3.5 Gbit/s時的眼圖

(b) 3.5 Gbit/s時的抖動

表1總結了本文所設計ADC在3種不同工作模式下的性能測試結果.表2為近年來文獻報道的14 bit 高速流水線ADC與本文設計的流水線ADC性能的對比,可看出,本文的ADC有較好的的動態(tài)性能，功耗適中.

表1 ADC不同模式下性能總結

表2 ADC性能對比

5 結語

本文采用雙通道14 bit 125 MS/s流水線ADC設計了一種可工作于3種不同模式的可重構ADC電路.該雙通道14 bit ADC可工作在并行雙通道14 bit 125 MS/s、時間交織14 bit 250 MS/s以及求和15 bit 125 MS/s三種模式；為抑制通道間失配誤差，采用了一種數模混合前臺校準技術；為減少ADC輸出端口數目，數據輸出由高速串行數據發(fā)送器驅動.該ADC電路采用0.18 μm 1P5M 1.8 V CMOS工藝實現，對于相同的10.1 MHz的輸入信號，在14 bit 125 MS/s模式下的SNR為72.5 dBFS，在14 bit 250MS/s模式下的SNR為71.3 dBFS，在15 bit 125 MS/s模式下的SNR為75.3 dBFS.測試結果表明，所設計的可重構ADC在不同的工作模式下均可以實現良好的性能，實現了比單通道ADC性能更高的可重構ADC.

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Dual-channel reconfigurable 14 bit 125 MS/s pipelined ADC

Zhang Huiguo1,2Chen Zhenhai1,3Sun Weifeng1Zhou Dejin3Yu Zongguang3Wei Jinghe3

(1National ASIC System Engineering Technology Research Center, Southeast University, Nanjing 210004, China) (2School of Physics and Electronic Engineering, Changshu Institute of Technology, Changshu 215500, China) (3No.58 Research Institute, China Electronic Technology Group Corporation, Wuxi 214035, China)

A dual-channel reconfigurable 14 bit 125 MS/s pipelined ADC(analog to digital converter) is presented.The dual channel 14 bit ADC can work in parallel dual 14 bit 125 MS/s mode, time interleaved 14 bit 250 MS/s mode, and sum 15 bit 125 MS/s mode. To reject the influence of the channel mismatch error, a mix-signal for-ground calibration technique is proposed. To reduce the digital output pins, the high speed serial transmitter is introduced to drive the digital output code, which can work in 1.75, 2 and 3.5 Gbit/s modes. The ADC is fabricated with 0.18 μm 1.8 V 1P5M CMOS(complementary metal oxide semiconductor) technology.Test results show that the ADC achieves the signal to noise ratio (SNR) of 72.5 dBFS and spurious free dynamic range (SFDR) of 83.1 dB for parallel dual 14 bit 125 MS/s mode, the SNR of 71.3 dBFS and SFDR of 77.6 dB for time interleaved 14 bit 250 MS/s mode, the SNR of 75.3 dBFS and SFDR of 87.4 dB for sum 15 bit 125 MS/s mode, with 10.1 MHz input at full sampling speed. The ADC consumes the total power of 461 mW, while the single 14 bit ADC core consumes the power of 210 mW and occupies an area of 1.3×4 mm2.

pipelined analog-to-digital converter; reconfigurable; time-interleaved; current mode transmitter

10.3969/j.issn.1001-0505.2017.04.004

2016-11-15. 作者簡介: 張惠國(1978—),男,博士,副教授;孫偉鋒(聯(lián)系人) ,男,博士,教授,博士生導師, swffrog@seu.edu.cn.

國家自然科學基金資助項目(61474092)、安徽高校自然科學研究重點資助項目(KJ2017A396)、教育部留學回國人員科研啟動基金資助項目.

張惠國，陳珍海，孫偉鋒，等.雙通道可重構14 bit 125 MS/s流水線ADC[J].東南大學學報(自然科學版),2017,47(4):649-654.

10.3969/j.issn.1001-0505.2017.04.004.

TN453

A

1001-0505(2017)04-0649-06