曹正州，江 燕，張旭東,謝文虎

（1.中國(guó)電子科技集團(tuán)公司第 58 研究所，江蘇 無錫 214072；2.無錫中微億芯有限公司，江蘇 無錫 214072）

基于零極點(diǎn)追蹤的高穩(wěn)定性片內(nèi)LDO電路設(shè)計(jì)

曹正州1，江 燕1，張旭東2,謝文虎1

（1.中國(guó)電子科技集團(tuán)公司第 58 研究所，江蘇 無錫 214072；2.無錫中微億芯有限公司，江蘇 無錫 214072）

設(shè)計(jì)了一款無需片外電容的 LDO 電路，根據(jù)負(fù)載不斷變化的問題，設(shè)計(jì)了零極點(diǎn)跟蹤補(bǔ)償電路，使產(chǎn)生的零點(diǎn)有效補(bǔ)償電路的極點(diǎn)，保證了 LDO 環(huán)路的穩(wěn)定性?；?TSMC 0.18 μm Flash 工藝完成電路和版圖的設(shè)計(jì)以及流片。電路仿真以及實(shí)測(cè)結(jié)果表明在無片外電容的情況下，環(huán)路的相位裕度能夠達(dá)到 78.9°，達(dá)到高穩(wěn)定的需求，最大負(fù)載電流能夠達(dá)到 100 mA，負(fù)載調(diào)整率為 0.2 mV/mA。

零極點(diǎn)跟蹤；低壓差線性穩(wěn)壓器；環(huán)路穩(wěn)定性；無片外電容

1 引言

電源電路作為供電模塊，得到廣泛的應(yīng)用，更新?lián)Q代也很快。低壓差線性穩(wěn)壓器（LDO）作為電源電路的一種，因其具有體積小、結(jié)構(gòu)簡(jiǎn)單、低噪聲、輸出紋波小等顯著特點(diǎn)，在市場(chǎng)上得到廣泛的應(yīng)用。

LDO 作為典型的線性控制系統(tǒng)，環(huán)路穩(wěn)定性一直是其設(shè)計(jì)的重點(diǎn)，尤其是其中的頻率補(bǔ)償。對(duì)于早期的低功耗、大負(fù)載電流的 LDO 芯片而言，已經(jīng)形成了一套完整的頻率補(bǔ)償方案，其中以“用片外電容等效的串聯(lián)電阻形成的 ESR 頻率補(bǔ)償方案”和“米勒補(bǔ)償方案”為典型代表[1～2]。但是對(duì)于無片外負(fù)載電容 LDO芯片來說，傳統(tǒng)的利用片外電容產(chǎn)生的等效串聯(lián)電阻形成的頻率補(bǔ)償方案將不再適用，因?yàn)闊o片外電容LDO不再使用外部的大電容來進(jìn)行頻率補(bǔ)償。對(duì)于無片外電容的 LDO 芯片來說，負(fù)載電流的不斷變化以及負(fù)載電流的跳變范圍較大等特點(diǎn)，都增加了頻率補(bǔ)償?shù)碾y度。

本文提出了一種適合于無片外電容 LDO 芯片的零極點(diǎn)追蹤頻率補(bǔ)償電路，該頻率補(bǔ)償能夠適用于不同負(fù)載電流的 LDO 芯片，通過產(chǎn)生變化的零點(diǎn)來補(bǔ)償負(fù)載電流變化產(chǎn)生的極點(diǎn)，因此被稱作零極點(diǎn)追蹤頻率補(bǔ)償。該 LDO 電路用在 Flash 配置芯片中，為兩個(gè) Flash IP 核提供 1.8 V 的穩(wěn)定電壓。

2 LDO電路設(shè)計(jì)

2.1 有片外電容的傳統(tǒng) ESR 頻率補(bǔ)償

圖1 是傳統(tǒng)帶有 ESR 補(bǔ)償?shù)?LDO 電路結(jié)構(gòu)[3]，輸出負(fù)載電容 CL具有等效寄生電容 Resr，電路的等效小信號(hào)模型如圖2 所示，其中 gm1、gm2、Ro1、Ro2、C1、C2分別是誤差放大器的第一級(jí)和第二級(jí)的輸出跨導(dǎo)、輸出阻抗和寄生電容。電路的輸出電壓為：

斷開反饋環(huán)路可以推導(dǎo)出環(huán)路的傳輸函數(shù)：

可以得到環(huán)路中的零極點(diǎn)：

由于調(diào)整管的輸出電阻 ro遠(yuǎn)小于負(fù)載電阻，所以可以將（3）式等效成：

圖1 傳統(tǒng) ESR 補(bǔ)償?shù)?LDO 整體結(jié)構(gòu)圖

從式（7）可知環(huán)路中的零極點(diǎn)隨負(fù)載電流大小的變化而變化，帶片外負(fù)載電容的 LDO 電路，通過選用帶有不同大小的串聯(lián)等效電阻的片外電容來補(bǔ)償極點(diǎn)，對(duì)于沒有片外電容的電路，必須選用其他的電路結(jié)構(gòu)來實(shí)現(xiàn)頻率補(bǔ)償。

2.2 零極點(diǎn)追蹤頻率補(bǔ)償

零點(diǎn)-極點(diǎn)追蹤電路[4～5]如圖2 所示，零極點(diǎn)追蹤電路的核心就是一個(gè)串聯(lián)的 PMOS管和電容，其中PMOS管的漏端與電容相連接，柵端與源端分別與調(diào)整管的柵端和源端相連接，因此 MZ管沒有對(duì)地通路，使得 MZ管的漏源電壓等于 0，這樣就能夠保證 MZ管工作在深線性區(qū)。所以MZ管的等效漏源電阻為：

從式（8）可以看出 MZ管的等效電阻和調(diào)整管的柵源電壓的絕對(duì)值成反比。由于調(diào)整管工作在飽和區(qū)，調(diào)整管的電流可以表示輸出電流大小，且輸出電壓大小固定，所以可以推導(dǎo)出輸出負(fù)載電阻的大小 RL：

圖2 零極點(diǎn)追蹤補(bǔ)償電路

從式（9）可以看出負(fù)載電阻 RL也與調(diào)整管的柵源電壓的絕對(duì)值成反比，可以得到等效電路如圖3所示。

圖3 第二級(jí)放大器負(fù)載等效電路

在源跟隨器和共源極放大器中，增益可以用電路跨導(dǎo)和負(fù)載阻抗的乘積來表示，第二級(jí)誤差放大器的增益為：

從式（10）中可以得到一個(gè)零點(diǎn)兩個(gè)極點(diǎn)，零點(diǎn)為：

利用產(chǎn)生的這個(gè)零點(diǎn)來補(bǔ)償 LDO 的輸出極點(diǎn)，即有：

但是由于 CL和 RL是隨電路負(fù)載電流變化而變化的，補(bǔ)償電路產(chǎn)生的零點(diǎn)不能完全等于負(fù)載電流變化LDO 電路產(chǎn)生的極點(diǎn)，但是可以盡量使得補(bǔ)償電路產(chǎn)生的零點(diǎn)靠近LDO的輸出極點(diǎn)。

2.3 電路實(shí)現(xiàn)

LDO 主體電路如圖4 所示，圖中未畫出基準(zhǔn)產(chǎn)生電路以及相關(guān)的保護(hù)電路。主體電路包括運(yùn)算放大器、反饋分壓電阻、調(diào)整管以及零極點(diǎn)追蹤電路。采用單級(jí)的誤差放大器，誤差放大器的輸出到源跟隨器的柵極，源跟隨器的輸出驅(qū)動(dòng)幾部分，一是加到調(diào)整管的柵極，控制調(diào)整管的導(dǎo)通狀態(tài)和控制流過調(diào)整管的電流大??；二是加到 P3管的柵極，使得 P3管的柵極電壓等于調(diào)整管的柵極電壓；P3管的漏極傳輸?shù)?MZ管的柵極，MZ管沒有形成對(duì)地的通路，所以 MZ管工作在深線性區(qū)，MZ管與 CZ形成了零極點(diǎn)追蹤電路。

圖4 LDO具體電路

當(dāng)負(fù)載電流增大即流過 Mp管的電流增大時(shí)，等效負(fù)載電阻減小，輸出極點(diǎn)較大，P3管采樣的電流也增大，P3管的漏端電壓增大，MZ管的柵極電壓上升，所以 MZ管的等效電阻減小，補(bǔ)償電路產(chǎn)生的零點(diǎn)增大，和LDO 輸出極點(diǎn)近似相等；當(dāng)負(fù)載電流減小時(shí)即流過 Mp管的電流減小時(shí)，等效負(fù)載電阻增大，輸出極點(diǎn)較小，P3管采樣的電流也減小，P3管的漏端電壓減小，MZ管的柵極電壓下降，所以 MZ管的等效電阻增大，補(bǔ)償電路產(chǎn)生的零點(diǎn)減小，和 LDO 輸出極點(diǎn)近似相等。

LDO 整體版圖如圖5所示，包括整個(gè) LDO 電路和基準(zhǔn)電路，模塊劃分如圖5 所示，在進(jìn)行 LDO 版圖設(shè)計(jì)時(shí)主要考慮版圖的匹配問題，因此可以看到誤差放大器的輸入對(duì)管都很對(duì)稱。

圖5 LDO整體版圖

3 仿真結(jié)果

對(duì)本文設(shè)計(jì)的無片外電容且具有零極點(diǎn)追蹤補(bǔ)償?shù)?LDO 電路進(jìn)行 Hspice 仿真，得到 AC 仿真結(jié)果如圖6所示，給出了輕負(fù)載和重負(fù)載兩種情況的相頻曲線，從圖6中可以看出不管是在輕負(fù)載還是在重負(fù)載的情況下，在單位增益帶寬積處，相位裕度為 78.9°和 65°，都大于 45°，所以 LDO 環(huán)路具有高穩(wěn)定性。

圖6 LDO環(huán)路的相頻特性曲線

圖7 給出了該 LDO 的瞬態(tài)響應(yīng)曲線，將負(fù)載電流加到 100 mA，測(cè)量 LDO 輸出變化，可以得到 LDO 的瞬態(tài)過沖為±52 mV，負(fù)載調(diào)整率為 0.17 mV/mA。

圖8 為本 LDO 電路的實(shí)測(cè)負(fù)載瞬態(tài)響應(yīng)波形，所加負(fù)載電流為 100 mA，測(cè)試結(jié)果表明在負(fù)載變化時(shí)，會(huì)有±60 mV 左右的過沖，負(fù)載調(diào)整率為 0.2 mV/mA。實(shí)測(cè)結(jié)果和仿真結(jié)果比較一致，達(dá)到了設(shè)計(jì)的要求。

圖7 本文LDO的瞬態(tài)響應(yīng)仿真波形

圖8 負(fù)載瞬態(tài)響應(yīng)實(shí)測(cè)波形

本文設(shè)計(jì)的采用零極點(diǎn)追蹤頻率補(bǔ)償方式的LDO 與文獻(xiàn)[1]、[2]提到的傳統(tǒng) ESR 與傳統(tǒng)米勒頻率補(bǔ)償方式的 LDO 相比，仿真結(jié)果如表1，在環(huán)路穩(wěn)定性方面有著明顯的優(yōu)勢(shì)。

表1 仿真參數(shù)對(duì)比

4 結(jié)束語

設(shè)計(jì)了一款帶有零極點(diǎn)追蹤的 LDO 電路，能夠根據(jù)負(fù)載電流的變化而調(diào)節(jié)零點(diǎn)的位置，有效地補(bǔ)償次極點(diǎn)，使得環(huán)路穩(wěn)定?；?TSMC 0.18 μm Flash 工藝完成電路、版圖設(shè)計(jì)。電路仿真和實(shí)測(cè)結(jié)果表明，不管在輕負(fù)載還是在重負(fù)載情況下，LDO 環(huán)路的相位裕度都能夠達(dá)到 45°以上。該 LDO 最大負(fù)載電流為 100 mA，負(fù)載調(diào)整率的典型值為 0.2 mV/mA。

[1]G A Rincon-Mora,P E Allen.A low-voltage,low quiescent current,low drop-outregulator[J].IEEE Solid-State Circuits. 1998,33:36-44.

[2]Lai,X Q,Xie.A miller frequency compensation circuit for LDO regulator[J].Chinese Journal on Research&Progress of SSE.1998,25(8):380-385.

[3]GUO J P,LEUNG KN.A sub-1 μA improved transient CMOS low-dropout regulator without minimal ESR requirement[C].TENCON Singapore,2009:1-6.

[4]K C Kwok,P K T Mok.Pole-zero tracking frequency compensation for low dropout regulator[J].International symposium on circuitand system,2002,4:735-738.

[5]陳東坡，何樂年，嚴(yán)曉浪.一種低靜態(tài)電流、高穩(wěn)定性的LDO 線性穩(wěn)壓器[J].電子與信息學(xué)報(bào)，2006,28（8）：1526-1529.

Design of a Highly Stable Chip-in LDO Circuit Based on Pole-Zero Tracking Frequency Compensation

CAO Zhengzhou1,JIANG Yan1,ZHANG Xudong2,XIE Wenhu1
（1.China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China; 2.East Technologies,Inc,Wuxi 214072,China）

In the paper,a LDO circuitwithoutexternalcapacitoris designed.According to the constantchange of load,the zero-pole tracking compensation circuit is designed to make the zero effectively compensate the circuitpole and to ensure the stability ofthe LDO loop.Based on TSMC 0.18 μm flash process,the circuitand layout design and tape-out is completed.The circuit simulation and test results show that in the absence of externalcapacitorcase,the loop phase margin can reach 78.9°,which achieves high stability requirements.The maximum load currentcan reach 100 mA,and the load regulation rate is0.2 mV/mA.

pole-zero tracking;low dropoutregulator;loop gain stability;no off-chip capacitor

TN402

A

1681-1070 （2017）06-0019-04

曹正州（1982—），男，江蘇鹽城人，蘇州大學(xué)微電子學(xué)本科畢業(yè)，現(xiàn)在中國(guó)電科第 58 所從事 FPGA 芯片設(shè)計(jì)工作。

2017-3-1