王鵬飛，樊 勇，經(jīng)富貴

(1.電子科技大學(xué)，成都 611731; 2.中國(guó)空空導(dǎo)彈研究院，河南 洛陽(yáng) 471009)

【光學(xué)工程與電子技術(shù)】

基于多核6678的雷達(dá)成像信號(hào)處理機(jī)設(shè)計(jì)

王鵬飛1，2，樊 勇1，經(jīng)富貴2

(1.電子科技大學(xué)，成都 611731; 2.中國(guó)空空導(dǎo)彈研究院，河南 洛陽(yáng) 471009)

為了滿足雷達(dá)成像信號(hào)處理系統(tǒng)大數(shù)據(jù)處理、快速實(shí)時(shí)性和高集成度的需求，設(shè)計(jì)和實(shí)現(xiàn)了基于TMS320C6678芯片的雷達(dá)信號(hào)處理機(jī)；TMS320C6678內(nèi)部集成了8個(gè)C66x內(nèi)核，主頻最高為1.25 GHz，能提供高達(dá)160GFLOPS的浮點(diǎn)運(yùn)算性能；本系統(tǒng)采用了FPGA搭配DSP的實(shí)施方案，實(shí)現(xiàn)了基于一片Kintex7 FPGA和一片TMS320C6678高性能實(shí)時(shí)信號(hào)處理平臺(tái)，可滿足雷達(dá)成像系統(tǒng)的算法需求，具有較強(qiáng)的實(shí)用價(jià)值。

雷達(dá)成像；信號(hào)處理機(jī)；多核DSP；FPGA

由于合成孔徑雷達(dá)所具有的全天時(shí)全天候以及遠(yuǎn)距離高分辨的特點(diǎn)，使雷達(dá)成像技術(shù)在軍用和民用兩個(gè)不同領(lǐng)域都發(fā)揮重要作用。雷達(dá)實(shí)時(shí)信號(hào)處理系統(tǒng)的發(fā)展呈現(xiàn)了非常好的態(tài)勢(shì)，其系統(tǒng)功能架構(gòu)如圖1所示，主要包括下述3個(gè)模塊：數(shù)據(jù)采集模塊；信號(hào)處理模塊；存儲(chǔ)顯示模塊。

常見(jiàn)的信號(hào)處理系統(tǒng)包括基于PowerPC處理器芯片和VxWorks實(shí)時(shí)操作系統(tǒng)的硬件板卡以及基于DSP和FPGA的硬件板卡。一般來(lái)說(shuō)，雷達(dá)信號(hào)處理系統(tǒng)選用基于DSP和FPGA的硬件架構(gòu)，但單核DSP芯片的物理極限對(duì)其集成度、功耗和散熱等帶來(lái)的瓶頸問(wèn)題都導(dǎo)致單核處理器性能不能進(jìn)一步提高[1]。此時(shí)可以通過(guò)在一塊信號(hào)處理板上集成多片DSP或者通過(guò)多塊信號(hào)處理板并行處理來(lái)提高運(yùn)算速度。但受到板卡面積、設(shè)計(jì)及調(diào)試難度、功耗和散熱等限制，這樣的系統(tǒng)又往往不能滿足需求。多核DSP6678的出現(xiàn)改變了這一狀況，使得系統(tǒng)功耗和設(shè)計(jì)難度降低。因此，多核DSP搭配FPGA的架構(gòu)成為均衡處理性能和功耗等矛盾的有效方法[2]。

在本項(xiàng)目設(shè)計(jì)中，首次采用FPGA聯(lián)合多核DSP的硬件架構(gòu)實(shí)現(xiàn)信號(hào)處理系統(tǒng)的設(shè)計(jì)，最終實(shí)現(xiàn)具有標(biāo)準(zhǔn)可擴(kuò)展通信接口、高速數(shù)據(jù)處理功能、數(shù)據(jù)傳輸和存儲(chǔ)功能的成像系統(tǒng)。

圖1 雷達(dá)成像信號(hào)處理系統(tǒng)功能

1 總體設(shè)計(jì)思路

基于雷達(dá)成像算法步驟多、復(fù)雜度高、計(jì)算量大的特點(diǎn)，往往受限于其處理速度和處理時(shí)間而難以滿足平臺(tái)實(shí)時(shí)性的要求。因此，本系統(tǒng)充分利用FPGA的流水性能和多核DSP的并行處理能力，將算法合理分配到不同的處理器中，總體成像算法流程如圖2所示[3]。具體來(lái)說(shuō)，處理系統(tǒng)接收從前端傳來(lái)的雷達(dá)回波數(shù)據(jù)，通過(guò)AD對(duì)原始數(shù)據(jù)進(jìn)行采樣即模數(shù)轉(zhuǎn)換，采樣后的數(shù)據(jù)送至FPGA進(jìn)行數(shù)字下變頻和距離向脈沖壓縮操作。脈壓后的基帶信號(hào)以脈沖重復(fù)頻率通過(guò)SRIO接口實(shí)時(shí)將每個(gè)脈沖的回波數(shù)據(jù)發(fā)送至DSP進(jìn)行剩余成像算法的處理。DSP處理完成后的圖像數(shù)據(jù)可以進(jìn)一步用來(lái)實(shí)現(xiàn)圖像匹配和平臺(tái)定位，滿足平臺(tái)精確制導(dǎo)的需求[4]。

為滿足上述算法需求，本系統(tǒng)的信號(hào)處理模塊采用FPGA 搭配 DSP的實(shí)施方案，F(xiàn)PGA采用了“一大一小”的設(shè)計(jì)思路，分別選取一片Spartan-3系列的FPGA和一片Kintex7(以下簡(jiǎn)稱K7)系列的FPGA，其中Spartan-3系列的FPGA作用主要是低功耗、上電順序和簡(jiǎn)單的邏輯控制，而K7系列的FPGA則主要負(fù)責(zé)數(shù)據(jù)的預(yù)處理、與DSP進(jìn)行高速數(shù)據(jù)傳輸。DSP主要完成復(fù)雜實(shí)時(shí)成像處理算法的實(shí)現(xiàn)。

信號(hào)處理系統(tǒng)硬件框圖如圖3所示。其中A/D芯片與FPGA通過(guò)16對(duì)LVDS相連； FPGA與DSP通過(guò)Serial Rapid IO接口進(jìn)行高速數(shù)據(jù)傳輸，時(shí)鐘芯片用于提供各種所需時(shí)鐘，DSP通過(guò)千兆以太網(wǎng)與上位機(jī)通信，用來(lái)實(shí)時(shí)顯示成像結(jié)果；FPGA與彈體之間慣導(dǎo)信息的傳輸則是通過(guò)RS422接口實(shí)現(xiàn)。

圖2 雷達(dá)成像算法流程

圖3 信號(hào)處理系統(tǒng)硬件框圖

2 信號(hào)處理機(jī)設(shè)計(jì)

信號(hào)處理板卡由AD采集模塊、DSP模塊、FPGA模塊、時(shí)鐘模塊和電源模塊等組成[5]，下面就各模塊設(shè)計(jì)過(guò)程分別介紹。

2.1 AD采集模塊設(shè)計(jì)

AD采集芯片選用ADI公司的AD9650，該芯片能提供雙通道16位、最高105MSPS的數(shù)據(jù)采樣，在工業(yè)、醫(yī)療、通信等方面應(yīng)用廣泛。

AD采集模塊需要對(duì)模擬器傳送過(guò)來(lái)的I、Q兩路數(shù)據(jù)進(jìn)行采樣，為方便FPGA對(duì)數(shù)據(jù)進(jìn)行抽樣處理，通過(guò)SPI接口對(duì)AD9650進(jìn)行配置，使其工作在交叉模式下。交叉模式下AD9650與FPGA的互聯(lián)接口如圖4所示。

圖4 FPGA與AD的互聯(lián)接口

AD9650的配置流程如下：當(dāng)RESET無(wú)效，CSB為低即有效時(shí)，以SCLK為節(jié)拍，將對(duì)應(yīng)的配置參數(shù)通過(guò)端口SDIO以串行方式輸入到AD9650中，如此就完成了AD芯片的配置，而相關(guān)信號(hào)的時(shí)序關(guān)系是由FPGA完成。配置完成后I、Q兩路模擬信號(hào)分別由端口A和端口B輸出，隨路時(shí)鐘由端口DCOA和DCOB輸出。

2.2 DSP模塊設(shè)計(jì)

本系統(tǒng)所選用的DSP為TI公司在2011年推出的采用全新Keystone架構(gòu)和全新C66x內(nèi)核的高性能多核浮點(diǎn)型DSP處理器C6678。

C6678的供電比較特殊，需要依據(jù)一定的上電順序，此順序通過(guò)SP3-AN FPGA控制電源芯片實(shí)現(xiàn)。

C6678要求的時(shí)鐘類型也比較多，除了核時(shí)鐘以外，還需要DDR時(shí)鐘，SRIO時(shí)鐘，PCIE時(shí)鐘，Hyperlink時(shí)鐘等。

DSP在與DDR3在連接時(shí)，4片DDR3 SDRAM共用相同的地址線，64根地址線分成4組，每組16bit，分別連接到每片DDR3 SDRAM的數(shù)據(jù)線上。DDRDQM 0到DDRDQM 7和DQS0P(N)到DQS7P(N)也分成4組接到4片DDR3上，其余的控制線4片DDR3共用。

DSP的SGMII1發(fā)送差分對(duì)與以太網(wǎng)物理層芯片的S_IN+(-)連接，接收差分對(duì)與S_OUT+(-)連接，同時(shí)MDC和MDIO也與以太網(wǎng)芯片相應(yīng)的MDC和MDIO連接。以太網(wǎng)芯片的MDI0/1/2/3P(N)連接HX5004NL收發(fā)器，HX5004NL再與37針接插件進(jìn)行連接，通過(guò)該接插件就可以與上位機(jī)進(jìn)行以太網(wǎng)通信了。

2.3 FPGA模塊設(shè)計(jì)

本信號(hào)處理系統(tǒng)FPGA模塊中使用的兩款芯片分別是XC3S700AN-FGG484和K7系列中的XC7K325TFFG900。前者負(fù)責(zé)對(duì)DSP進(jìn)行上電順序的控制，時(shí)鐘控制及對(duì)K7進(jìn)行加載控制；后者則負(fù)責(zé)數(shù)據(jù)的輸入輸出控制以及和DSP的通信。

XC3S700AN的系統(tǒng)時(shí)鐘利用3.3 V供電的50 MHz有源晶振提供。為了便于進(jìn)行程序調(diào)試，XC3S700AN FPGA外部連接了兩個(gè)復(fù)位按鈕和兩個(gè)3腳的插針，可以通過(guò)跳線帽同時(shí)結(jié)合程序來(lái)進(jìn)行模式的選擇，同時(shí)還連接了5個(gè)LED燈，方便了程序測(cè)試。

XC3S700AN的加載采用了芯片本身自帶的flash，并沒(méi)有外掛用于其加載的芯片。使用自身的flash加載時(shí)非常方便，在JTAG在線仿真模式下，利用ISE的IMPACT燒寫(xiě)軟件即能很方便的對(duì)XC3S700AN進(jìn)行擦除和燒寫(xiě)操作。

K7利用其高速GTX模塊實(shí)現(xiàn)與DSP之間的SRIO和PCIe高速互聯(lián)。K7的MGT BANK115與DSP的SRIO接口進(jìn)行連接，MGT BANK117與DSP的PCIe接口進(jìn)行連接。同時(shí)FPGA連接帶隔離的RS422信號(hào)，用于和外部的通信。

2.4 時(shí)鐘模塊設(shè)計(jì)

板卡核心器件較多，功能復(fù)雜，因此提供穩(wěn)定、正確的時(shí)鐘是保證板卡正常工作的重要前提。系統(tǒng)板卡使用了一個(gè)DSP芯片和一個(gè)FPGA芯片，因此共需要至少7個(gè)時(shí)鐘資源。為了精確產(chǎn)生這些時(shí)鐘，就必須使用專門的可編程的時(shí)鐘分發(fā)芯片，為了節(jié)省空間，該時(shí)鐘分發(fā)芯片還應(yīng)該具有多路輸出。綜合考慮以上因素，選擇了TI公司的CDCM6208頻率合成器。

使用一個(gè)SMA接口輸入AD9650的100 MHz同步采樣時(shí)鐘；使用2個(gè)50 MHz的有源單端晶振，分別作為K7 FPGA和XC3S700AN FPGA的全局時(shí)鐘；1個(gè)25 MHz無(wú)源差分晶振和1片CDCM6208滿足DSP和K7 FPGA的其他時(shí)鐘需求。25 MHz的晶振從SEC_REF輸入充當(dāng)?shù)?片CDCM6208的時(shí)鐘輸入源。電路設(shè)計(jì)時(shí)外圍濾波電路的設(shè)計(jì)非常重要，其相應(yīng)的電容電阻值可以參考數(shù)據(jù)手冊(cè)進(jìn)行設(shè)定。

2.5 電源模塊設(shè)計(jì)

對(duì)于嵌入式系統(tǒng)而言，良好的電源設(shè)計(jì)是整個(gè)系統(tǒng)正常穩(wěn)定工作的前提條件，其關(guān)鍵是滿足系統(tǒng)功耗要求，并提供功耗余量(圖5)?，F(xiàn)對(duì)本設(shè)計(jì)的板卡做出功耗估計(jì)和供電分配，說(shuō)明如下：

信號(hào)處理板卡中的大功耗器件主要集中于：DSP芯片TMS320C6678 (每片功耗10 W左右，共1片)；FPGA芯片XC7K325T (8 W左右)；以太網(wǎng)交換芯片88E1111；DDR3 SDRAM存儲(chǔ)器(每片功耗約0.2 W，共4片)。

設(shè)計(jì)中使用到的核心器件較多，并且處理器內(nèi)核頻率以及接口速度較高，因此該系統(tǒng)對(duì)供電的要求很高。

圖5 系統(tǒng)電源設(shè)計(jì)

3 結(jié)論

本文以雷達(dá)成像系統(tǒng)信號(hào)處理機(jī)設(shè)計(jì)為應(yīng)用背景，基于TI 6678高性能多核DSP，配合K7 FPGA的超強(qiáng)處理能力，從AD采集、DSP、FPGA、時(shí)鐘和電源五大方面對(duì)本信號(hào)處理系統(tǒng)進(jìn)行了設(shè)計(jì)，最終實(shí)現(xiàn)的信號(hào)處理機(jī)能夠滿足雷達(dá)實(shí)時(shí)成像系統(tǒng)的算法需求。

[1] 郭凱,徐紅俠.基于TMS320C6678的雷達(dá)信號(hào)處理實(shí)現(xiàn)[J].山東工業(yè)技術(shù),2016(7):209.

[2] VITYAZEV S,KHARIN A,SAVOSTYANOV V,et al.TMS320C66x multicore DSP efficiency in radar imaging applications[C]//2015 4th Mediterranean Conference on Embedded Computing (MECO),Budva,2015.

[3] 李艷紅.FMCW微型SAR成像信號(hào)處理技術(shù)研究與硬件實(shí)現(xiàn)[D].西安:西安電子科技大學(xué),2013:27-30.

[4] ZHANG N,YAO D,LI C,et al.A real-time processing system for airborne forward-squint SAR based on DSP[C]//IET International Radar Conference 2015,Hangzhou,2015.

[5] 原濤.彈載SAR實(shí)時(shí)成像信號(hào)處理機(jī)設(shè)計(jì)[D].西安:西安電子科技大學(xué),2013:28-30.

[6] 孔舒亞，葉偉，班紅艷，等.壓縮感知合成孔徑雷達(dá)射頻干擾抑制方法[J].兵器裝備工程學(xué)報(bào)，2016(2):119-122.

(責(zé)任編輯 楊繼森)

Research of SAR Signal Processor Based on Multicore DSP 6678

WANG Peng-fei1, 2, FAN Yong1， JING Fu-gui2

(1.University of Electronic Science and Technology, Chengdu 611731, China; 2.China Airborne Missile Academy, Luoyang 471009, China)

To meet the needs of radar signal processor for real-time big data processing and high integration, this paper designed and realized the processor based on TMS320C6678. TMS320C6678 has integrated eight C66x kernels with the highest processor speed of 1.25 GHz and can perform 160 G floating-point operations per second. The high performance real-time signal processor has been realized based on the architect of one Kintex7 FPGA plus one TMS320C6678 DSP chip. In conclusion, the signal processor can perfectly satisfy the demands of algorithm for SAR system and has comparatively higher practical value.

SAR; signal processor; multicore DSP; FPGA

2016-12-27；

2017-01-25 作者簡(jiǎn)介：王鵬飛(1982—),男，碩士，高級(jí)工程師，主要從事雷達(dá)信號(hào)處理研究；樊勇(1977—)，男，博士，教授，主要從事雷達(dá)信號(hào)處理研究;經(jīng)富貴(1963—),男，碩士，研究員，主要從事雷達(dá)信號(hào)處理研究。

10.11809/scbgxb2017.05.035

format:WANG Peng-fei, FAN Yong，JING Fu-gui.Research of SAR Signal Processor Based on Multicore DSP 6678[J].Journal of Ordnance Equipment Engineering,2017(5):151-154.

TJ451

A

2096-2304(2017)05-0151-04

本文引用格式：王鵬飛，樊勇，經(jīng)富貴.基于多核6678的雷達(dá)成像信號(hào)處理機(jī)設(shè)計(jì)[J].兵器裝備工程學(xué)報(bào)，2017(5):151-154.