張非凡

摘 要：本文介紹了m序列的產(chǎn)生和性質(zhì)，并且運(yùn)用VHDL語言編寫生成m序列，利用m序列發(fā)生器和異或門構(gòu)成加擾解擾電路。目的是設(shè)計(jì)出來的數(shù)字基帶信號(hào)的加擾解擾電路可以使數(shù)字基帶傳輸系統(tǒng)對(duì)各種數(shù)字信號(hào)具有透明性。

關(guān)鍵詞：m序列；加擾；解擾

隨著我國通信事業(yè)的飛速發(fā)展，數(shù)字基帶信號(hào)越來越多地應(yīng)用到現(xiàn)實(shí)生活中。由于信道傳輸特性的不理想和加性噪聲的影響，數(shù)字基帶信號(hào)在傳輸過程中會(huì)不可避免的發(fā)生隨機(jī)錯(cuò)誤和突發(fā)錯(cuò)誤。要在接收端正確可靠地提取信號(hào)，提高電路的抗干擾性，就需要設(shè)計(jì)基帶傳輸總特性，以消除碼間干擾和有效地減少信道加性噪聲的影響，以提高系統(tǒng)抗噪聲性能。

1 數(shù)字基帶通信系統(tǒng)

數(shù)字基帶傳輸通信系統(tǒng)如圖所示，它與數(shù)字頻帶傳輸通信系統(tǒng)的最大區(qū)別就是沒有調(diào)制器和解調(diào)器。

數(shù)字基帶通信有以下兩個(gè)特點(diǎn)：

（1）當(dāng)通信需要保密的時(shí)候，就要對(duì)數(shù)字基帶信號(hào)進(jìn)行加密，而在接收端就必須進(jìn)行解密。

（2） 發(fā)送端和接收端的節(jié)拍必須一致。

2 m序列

m序列的全稱是最長線性反饋移位寄存器序列，它是最常用的一種偽隨機(jī)序列。m序列能夠?qū)崿F(xiàn)高性能的保密通信。n級(jí)移位寄存器的狀態(tài)共有2n個(gè)，而每一狀態(tài)可以用一個(gè)n位的二進(jìn)制數(shù)字來表示，當(dāng)二進(jìn)制數(shù)字為全0時(shí)，將會(huì)永遠(yuǎn)保持全0狀態(tài)不再改變。所以n級(jí)移位寄存器的狀態(tài)嚴(yán)格來說應(yīng)該是非全0的2n1個(gè)狀態(tài)之一。移位寄存器各態(tài)歷經(jīng)后便會(huì)循環(huán)[2]。因此n級(jí)移位寄存器產(chǎn)生的序列的周期是2n1。

m序列是通過n級(jí)移位寄存器產(chǎn)生的。將移位寄存器用f（x）表示，其中f（x）是一個(gè)n階多項(xiàng)式，其中f（x）多項(xiàng)式的常數(shù)項(xiàng)為1，當(dāng)其k次冪系數(shù)為1時(shí)，表示第k級(jí)移位寄存器有反饋，否則無反饋。需要注意的是f（x）的所有項(xiàng)的系數(shù)只能取0或者1。理論分析證明：電路產(chǎn)生m序列的前提是f（x）為本原多項(xiàng)式時(shí)，g（x）=1f（x）就代表n級(jí)移位寄存器所產(chǎn)生的m序列，而g（x）從低到高冪次的系數(shù)（0或1）即為m序列n位二進(jìn)制數(shù)字的取值。而此時(shí)的f（x）必須滿足以下三個(gè)條件：

（1）f（x）為既約的；

（2）當(dāng)q=2n1時(shí)，則f（x）能除盡1+xq；

（3）當(dāng)q<2n1時(shí)，則f（x）不能除盡1+xq。

由以上分析可以得出，產(chǎn)生m序列的關(guān)鍵是找到本原多項(xiàng)式f（x）。理論證明：m序列和其任意一個(gè)延遲后的位移序列模二加后所得的序列與某個(gè)延遲后的位移序列一致。

設(shè)Mr序列是周期為P的m序列Mp經(jīng)過r次延遲移位后的序列，則有

Mp⊕Mr=Ms

其中Ms為Mp某次延遲移位后的序列。

3 加擾和解擾總體設(shè)計(jì)方案

數(shù)字基帶信號(hào)加擾解擾電路的設(shè)計(jì)最關(guān)鍵的部分就是m序列發(fā)生器。四級(jí)移位寄存器本原多項(xiàng)式為；f（x）=x4+x+1，表明在第3級(jí)有反饋。

加解擾電路框圖

4 加解擾電路圖的繪制及仿真結(jié)果

實(shí)驗(yàn)環(huán)境：Quartus II，它包含了RTL Viewer的設(shè)計(jì)輔助工具，本次設(shè)計(jì)中我采用了Altera公司生產(chǎn)的EPM7128SLC84型號(hào)的CPLD芯片。利用VHDL語言產(chǎn)生四級(jí)m序列程序，程序可以生成一個(gè)元器件，直接完成m序列發(fā)生器的功能，保存到庫里，命名為mxulie，在接下來的加擾解擾電路的設(shè)計(jì)中可直接調(diào)用[2]。

由仿真結(jié)果可知，輸出序列為000100110101111……，周期長度為P=241=15。

其中輸入序列為{an}， 加擾后的序列信號(hào)為{bn}，輸出序列為{cn}

{bn}={m1} {an}，{cn}={bn} {m2}={m1} {an} {m2}。

因?yàn)閮蓚€(gè)m序列發(fā)生器的時(shí)鐘信號(hào)和復(fù)位信號(hào)是同一個(gè)，所以{m1}={m2}，因此{(lán)cn}={bn} {m2}={m1} {an} {m2}={an}，即{an}={cn}，因此設(shè)計(jì)的加解擾電路完全符合要求。

當(dāng)輸入序列是周期為2的序列01010101……時(shí)

{an}：010101010101010101010101010101……

{m1}或{m2}：000100110101111000100110101111……

{bn}：010001100000101101110011111010……

{cn}：010101010101010101010101010101……

即當(dāng)加解擾電路的輸入序列{an}是周期為2的數(shù)列01010101……時(shí)，加擾后的數(shù)列{bn}則變成周期為30的數(shù)列，符合理論分析。

當(dāng)輸入序列是周期為4的數(shù)列00010001……時(shí)，

{an}：000100010001000100010001000100010001000100010001000100010001……

{m1}或{m2}：000100110101111000100110101111000100110101111000100110101111……

{bn}：000000100100111100110111101011010101110001101001100010111110……

{cn}：000100010001000100010001000100010001000100010001000100010001……

即當(dāng)加解擾電路的輸入序列{an}是周期為4的數(shù)列00010001……時(shí)，加擾后的數(shù)列{bn}則變成周期為60的數(shù)列，符合理論分析。

由以上分析可知，通過對(duì)m序列發(fā)生器的設(shè)計(jì)能設(shè)計(jì)出數(shù)字基帶信號(hào)的加解擾電路。

5 結(jié)論

本次設(shè)計(jì)基本達(dá)到了設(shè)計(jì)的要求，成功設(shè)計(jì)出了數(shù)字基帶信號(hào)的加擾解擾電路。在加擾和解擾的環(huán)節(jié)中，m序列都發(fā)揮了關(guān)鍵作用，根據(jù)仿真結(jié)果，周期為2的短周期序列與4級(jí)m序列模二加后變?yōu)橹芷跒?0的長周期擾碼序列，以及當(dāng)周期為4的短周期序列與4級(jí)m序列模二加后變?yōu)橹芷跒?0的長周期擾碼序列可知，將任意短周期序列與m序列模二加后會(huì)變?yōu)殚L周期序列輸出，因此可以起到擾碼的作用，擾碼序列與相同的m序列模二加后輸出，這一過程是解擾過程，最終輸出的便是原始數(shù)列。通過仿真分析，和理論分析相符合。當(dāng)輸入序列足夠長時(shí)，與m序列模二加后，就會(huì)變?yōu)閭坞S機(jī)碼，可以應(yīng)用到保密通信中。

參考文獻(xiàn)：

[1]王魁生，劉蒙.一種基于采樣的 m 序列生成方法[J].科技展望，2015.

[2]呂治國.基于FPGA的加擾解擾設(shè)計(jì)[J].福建電腦，2010（7），134.