汪灝

[摘要]雷達波束形成（DBF）作為相控陣?yán)走_體系中的核心環(huán)節(jié)之一，其作用不言而喻；寬帶波束形成是實現(xiàn)數(shù)字陣列雷達工程實現(xiàn)中的主要難點之一。本文介紹一種利用信道復(fù)用技術(shù)來實現(xiàn)寬帶雷達波束形成的方式，著重在于結(jié)合實際工程實踐中的難點并給出解決方案，旨在減少雷達信號處理系統(tǒng)中硬件資源使用量，

[關(guān)鍵詞]寬帶波束形成；相控陣?yán)走_；信道復(fù)用

0引言

在雷達信號處理中，數(shù)字波束形成技術(shù)是相控陣?yán)走_體制的核心技術(shù)之一，寬帶波束形成又以其獨特的難點成為雷達系統(tǒng)設(shè)計過程中所必須要關(guān)注的重點問題。其難點一般在于其帶寬范圍大，數(shù)據(jù)通量特別大，多波束情況下尤其對于數(shù)據(jù)傳輸以及運算所提出的要求非常高，即數(shù)據(jù)吞吐率以及運算要求這兩方面要求都非常高，這對硬件實現(xiàn)提出了非常高的要求，尤其在板件數(shù)據(jù)傳輸以及板內(nèi)數(shù)據(jù)運算單元這兩方面都有非常高的要求。目前，在已知的寬帶信號處理系統(tǒng)中，帶寬達到幾百兆的情況下所采用的硬件架構(gòu)基本相似，都是采用高速光纖來進行數(shù)據(jù)傳輸，利用越來越高端的FPGA來進行信號處理，往往還需要形成同時多波束，這就使得FPGA內(nèi)部的乘法器出現(xiàn)倍數(shù)的增長，乘法器數(shù)目從開始的幾十個到后來的幾百個，以至于現(xiàn)在的幾千個，陣元以及波束越來越多，硬件整體規(guī)模越來越大。如何在滿足系統(tǒng)設(shè)計功能的前提下，盡可能減少硬件規(guī)模已成為設(shè)計師們的新的挑戰(zhàn)。

1波束形成算法

圖1中列出了10個陣元，陣元間距離為d，目標(biāo)回波信號與垂直線角度為θ，載波波長為λ，那么相鄰陣元間的空間相位差如圖中所示。

△Φ=2πd sinθ/λ （1）

陣元編號為N，N取值從0至9，那么以0陣元為基準(zhǔn)，1到9陣元分別需要補償?shù)南辔粸棣祅=-N*△Φ。波束形成網(wǎng)絡(luò)輸出：

Y（t）=∑X_n*e^j*φ （2）

作為DBF模塊設(shè)計，系數(shù)的作用是保證將接收到的回波信號進行相位修正，保證輸入的信號相位一致，從而增加信號的信噪比，同相的信號幅度會發(fā)生累加，但是附帶的白噪聲信號由于它的隨機性，會出現(xiàn)相消的現(xiàn)象，這個在本質(zhì)上會提高輸入信號的信噪比。

2工程實現(xiàn)

寬帶波束形成網(wǎng)絡(luò)的規(guī)模異常龐大，一般需要消耗數(shù)量巨大的硬件資源，尤其是其中的復(fù)數(shù)乘法器資源。例如，一個400M的寬帶信號輸入，利用信道化技術(shù)將其劃分為16M，信道化之后的輸出為25個子信道，對每一路都要進行子帶的波束形成，假設(shè)陣元數(shù)量為16，16個同時多波束。那么單個信道所需要的復(fù)數(shù)乘法器的數(shù)量為256個，換算為實數(shù)乘法器的數(shù)量為1024個，單個信道所需要的乘法器數(shù)量已經(jīng)超出了絕大多數(shù)FPGA的片內(nèi)所含有的乘法器的數(shù)量，在實際的工程實踐中必須采取相應(yīng)措施來保證在有限的資源的前提下實現(xiàn)特定功能。首先，最主要的改進措施是采取分時復(fù)用的方式，16M的信號根據(jù)奈奎斯特采樣定律，只需要32M的采樣頻率即可，乘法器工作頻率定為32M對于目前的主流FPGA來說是一種浪費，目前主流的FPGA的乘法器的工作頻率基本都能達到200M，采用分時復(fù)用的方式可以提高乘法器的利用效率，復(fù)用方式分為兩種，一種是利用陣元復(fù)用，另外一種是采用信道復(fù)用。圖2給出了6信道復(fù)用的基本的框架圖，W到W表示的是1到6信道的DBF系數(shù)，D到D表示的1到6信道的雷達接收數(shù)據(jù)，以6為周期循環(huán)進入乘法器，乘法器的輸出也是以6為周期輸出。采用6信道復(fù)用那么乘法器的時鐘上升到192M，此時在工程實現(xiàn)中所附帶的問題就是FPGA程序的建立保持時間的要求更加苛刻，需要在程序設(shè)計過程中時刻保證時序完整性。

3硬件實現(xiàn)方案

基于信道化復(fù)用的波束形成板的實現(xiàn)硬件采用的是基于Xilinx公司推出的高端器件Virtex-7系列XC7VX690T的芯片而自主開發(fā)的波束形成板。該芯片含有超過一百萬的邏輯連線資源，以及3600個乘法器資源，單塊波束形成板卡上集成了兩片XC7VX690T的芯片，總共含有7200個實數(shù)乘法器，即2400個復(fù)數(shù)乘法器，總共配有8路光模塊接口，每個接口采用12合1方式，即12根單纖，總共96根單纖，每根單纖可實現(xiàn)10Gbit/s的吞吐率，單板最高可實現(xiàn)960Gbit/s的吞吐率：板件有高速板間總線，能夠?qū)崿F(xiàn)片間數(shù)據(jù)互傳。該板卡無論是在數(shù)據(jù)吞吐量還是在片內(nèi)處理能力上都具備了就目前的技術(shù)水平來說極高的水平，可見在板卡設(shè)計時，設(shè)計師們所關(guān)注的最主要的兩個性能指標(biāo)就是數(shù)據(jù)吞吐量以及運算能力。該單板可實現(xiàn)16個陣元，25個信道，10個波束的信道化以及DBF程序。

該電路板的實物圖如圖4所示。

4仿真及實測

在系統(tǒng)設(shè)計之初需要利用Marlab對波序形成系統(tǒng)進行仿真，驗證其功能正確，如圖中5所示的是在正負30度范圍內(nèi)的均勻分布的16個波束的波束指向圖的仿真結(jié)果，副瓣-25db。單個波束內(nèi)分為18個信道相互疊加。

在程序?qū)崿F(xiàn)過程中，利用Matlab仿真結(jié)果，產(chǎn)生相關(guān)的模擬的回波數(shù)據(jù)以及系數(shù)，預(yù)先寫入到FPGA的內(nèi)部存儲區(qū)域。在程序的實際運行過程中，通過開關(guān)控制，使得程序既可以選擇實際的輸入數(shù)據(jù)作為數(shù)據(jù)源，也可選擇仿真數(shù)據(jù)作為數(shù)據(jù)源，作為程序在調(diào)試過程中的一種自檢方式，圖6給出了實際板卡上運行的結(jié)果圖。

5結(jié)束語

本文介紹了工程實踐中使用寬帶波束形成算法，然后根據(jù)實際工程實現(xiàn)過程中遇到的資源使用過大的問題，結(jié)合現(xiàn)有的DBF板卡，提出了信道復(fù)用的方式，大大優(yōu)化了資源利用率，減少了設(shè)備使用率，減少設(shè)備成本。

[責(zé)任編輯：楊玉潔]