陳秀英+++董玉華++張亞楠

摘要： DDR SDRAM使用雙倍數(shù)據(jù)速率結(jié)構(gòu)，憑借其大容量，高數(shù)據(jù)傳輸速率和低成本優(yōu)勢，正在被越來越多地應(yīng)用于高速數(shù)據(jù)采集系統(tǒng)中[1]。使用Altera公司的Cyclone FPGA芯片設(shè)計實現(xiàn)了DDR控制器的功能，敘述了其設(shè)計思想，具有一定的實用價值。

關(guān)鍵詞： DDR SDRAM； 控制器； FPGA； 數(shù)據(jù)采集

中圖分類號： TP311

文獻標志碼： A

文章編號： 2095-2163（2016）06-0118-03

0引言

隨著電子技術(shù)的快速發(fā)展，人們對DDR（全稱DDR SDRAM）[2]的需求越來越緊迫。DDR（Double Data Rate Synchronous Dynamic Random Access Memory，雙倍速率隨機存儲器）在設(shè)計上采用的是2.5 V的工作電壓，而且允許在時鐘的上升沿和下降沿進行數(shù)據(jù)的存取，整體速度已可達到同頻率的2倍，同時還在容量方面也呈現(xiàn)了更佳性能。因而，在諸多對于數(shù)據(jù)量和帶寬具有較高要求的重要系統(tǒng)中，DDR已然成為獲得廣泛應(yīng)用的一種功能強大、可拓展的高端存儲器。基于此，為了充分發(fā)揮DDR容量和速度的執(zhí)行優(yōu)勢，本次研究主要針對DDR讀寫的特點，開發(fā)實現(xiàn)了一種基于FPGA讀寫的DDR控制器[3]。

[BT4]1DDR SDRAM控制器的工作解析

[BT5]1.1DDR SDRAM的工作原理

DDR SDRAM是由若干個基本的單管DRAM單元所構(gòu)成的。內(nèi)存控制器的主要功能是對DDR3 SDRAM的讀寫進行控制，在內(nèi)存芯片完成初始化之后，DDR內(nèi)存處于就緒狀態(tài)。DRAM利用MOS管的柵電容上的電荷來實現(xiàn)信息儲存，一個單元儲存的是0還是1取決于電容是否有電荷，有電荷代表1，無電荷代表0。但時間一長，由于柵極漏電，代表1的電容會放電，代表0的電容會吸收電荷，這樣會造成數(shù)據(jù)流失。

在DDR SDRAM上電后，其內(nèi)部以及所儲存的數(shù)值都為未知狀態(tài)，必須對其展開初始化操作，使其進入正常的工作狀態(tài)。初始化過程為：系統(tǒng)上電后，保持CKE為低電平，等待電源電壓和時鐘的穩(wěn)定。待電源電壓和時鐘電壓數(shù)值恒穩(wěn)后，保持復(fù)位信號有效。完成初始化步驟之后，DDR3儲存器便進入就緒狀態(tài)，等待控制器的訪問命令，可以進行正常的工作，并可根據(jù)控制器發(fā)出的命令來執(zhí)行相應(yīng)的操作。DDR3的工作形式即是不同狀態(tài)的轉(zhuǎn)化的過程，也就是通過狀態(tài)機的控制，在不同的狀態(tài)間自由轉(zhuǎn)化。

DDR SDRAM控制器的主要功能是完成對DDR SDRAM的初始化，將DDR SDRAM復(fù)雜的讀寫時序轉(zhuǎn)化為用戶簡單的讀寫時序，以及將DDR SDRAM接口的雙時鐘沿轉(zhuǎn)換為用戶的單時鐘沿數(shù)據(jù)，使用戶如同操作普通RAM一樣定制調(diào)控DDR SDRAM；同時，控制器還要產(chǎn)生周期性的刷新命令來維持DDR SDRAM內(nèi)的數(shù)據(jù)而不需要用戶的干預(yù)[4]。

設(shè)計實現(xiàn)的工作原理則如圖1所示。

由圖1可知，主控制模塊的處理功能是構(gòu)建存儲器的初始化，而后接受并解碼用戶信息，憑此來生成讀、寫或刷新等指令，邏輯設(shè)計則是由狀態(tài)機提供全面管理及實現(xiàn)的。

[BT5]1.2DDR SDRAM的狀態(tài)轉(zhuǎn)換

DDR的狀態(tài)轉(zhuǎn)換如圖2所示。

由圖2可知，DDR SDRAM上電后，必須按照規(guī)定的程序啟動初始化過程。在初始化過程中，需要注意普通模式寄存器與擴展模塊寄存器的值是否正確。其中，普通寄存器主要用來設(shè)定DDR SDRAM的工作方式，包括突發(fā)長度、突發(fā)類型和工作模式[5]。

初始化進程結(jié)束后，將導入正常的工作狀態(tài)，此時可對存儲器進行讀寫和刷新操作。在讀寫操作現(xiàn)實發(fā)生前則需要執(zhí)行激活（ACTIVE）命令，與該命令一起被觸發(fā)的地址位用來選擇突發(fā)起始列單元。在激活前還設(shè)有一項預(yù)充電操作，而只有在預(yù)充電操作關(guān)閉后，DDR SDRAM才能對新區(qū)或行設(shè)定讀寫操作。

DDR 控制器需要用自動刷新命令以保持其內(nèi)部的數(shù)據(jù)不致丟失，但必須在所有區(qū)都空閑的狀態(tài)下才能獲得執(zhí)行。寫操作是由FPGA向DDR SDRAM寫入數(shù)據(jù)，只需按照DDR SDRAM的工作要求發(fā)出相應(yīng)的工作指令即可。

[BT4]2DDR的分類

DDR的頻率可以用工作頻率和等效頻率2種方式給出描述和表示。具體來說，工作頻率是內(nèi)存顆粒實際的工作頻率，但是由于DDR內(nèi)存可以在脈沖的上升和下降沿都傳輸數(shù)據(jù)，因此傳輸數(shù)據(jù)的等效頻率是工作頻率的2倍?；诖耍傻肈DR的技術(shù)分類。分類結(jié)果則如表1所示。

3ISE軟件介紹

現(xiàn)如今，Xilinx系統(tǒng)中FPGA系列芯片已然占據(jù)了超強市場份額，發(fā)展前景開放可觀，種種的情狀均使得ISE發(fā)展成為迄今為止使用廣泛首選的FPGA工具軟件。ISE是一種可高效率實現(xiàn)EDA設(shè)計的工具集合，又可通過與某些第三方軟件的技能配合、優(yōu)勢互補，而使得ISE的軟件功能日趨完善，同時更能貼切適應(yīng)現(xiàn)如今的發(fā)展需求。ISE的突出特點是界面友好并且操作簡單。ISE的主要功能包括設(shè)計輸入、綜合、仿真、實現(xiàn)和下載，其工作流程不需要任何軟件的輔助支持。

[BT4]4主控制器中各模塊的功能

DDR2控制器是由4個模塊組成：時鐘模塊、控制模塊、數(shù)據(jù)鏈路模塊、用戶接口模塊。

在此，則針對各模塊的實現(xiàn)功能給出如下闡釋論述。

[BT5]4.1時鐘模塊

時鐘模塊是由Xilinx的DCM核集結(jié)設(shè)計并實現(xiàn)構(gòu)成，主要用來接收FPGA外部時鐘，再通過分頻和倍頻產(chǎn)生用戶接口時鐘、數(shù)據(jù)鏈路模塊使用的時鐘、控制模塊使用的時鐘和DDR2的時鐘。不僅如此，該模塊的另一定制功能就是用復(fù)位信號對整個模塊進行全局復(fù)位。

[BT5]4.2控制模塊

作為控制器的中樞，控制模塊主要用于執(zhí)行對DDR2的初始化和命令的操作，因此控制模塊在基本設(shè)計上主要是由初始化和命令控制2部分架構(gòu)形成。對其具體分析闡述如下。

1）初始化。在DDR2上電后經(jīng)過20μs的穩(wěn)定期，將時鐘使能信號CKE置高，等待400 ns的時間后進行第一次的預(yù)充電，然后對外部寄存器和模式寄存器開啟配置進程，緊接著執(zhí)行第二次預(yù)充電和2次刷新，再判斷DLL是否正確鎖定，配置OCD，最后等待初始化完成。如果初始化結(jié)束，將信號initial_done置高表示此時用戶可以對DDR2執(zhí)行進一步操作。

2）命令控制。命令控制部分主要用作DDR2初始化后，產(chǎn)生控制信號和每個操作中的延時，并分析用戶命令對DDR2設(shè)定自動刷新、讀操作、寫操作、預(yù)充電等操作。當用戶寫入讀寫命令的時候，狀態(tài)機可以自行判斷初始化是否完成、行激活、列尋址、預(yù)充電、自動刷新、讀寫命令發(fā)布等操作。

[BT5]4.3讀/寫數(shù)據(jù)鏈路模塊

DDR2是一個時鐘上、下沿均可執(zhí)行數(shù)據(jù)采樣的高速芯片，因此對于數(shù)據(jù)鏈路模塊的時序?qū)岢鼍_嚴格要求。為了能夠達到這一設(shè)計目的，采用了Xilinx的SPARTAN6的特殊原語模塊IDDR和ODDR對數(shù)據(jù)進行處理。在數(shù)據(jù)鏈路模塊中采用讀數(shù)據(jù)鏈路和寫數(shù)據(jù)鏈路彼此獨立的方式，使用戶更易于獲得對數(shù)據(jù)的明晰控制。

[BT5]4.4用戶接口模塊

作為和用戶直接連接的重點模塊，用戶接口模塊的功能完備與否將直接影響用戶對IP核控制的難易度。為了使用戶很容易把控制器的IP核運用到工程項目中，整個模塊中包含了READ FIFO、WRITE FIFO、COMMAND FIFO、命令子模塊、用戶數(shù)據(jù)鏈路子模塊，用戶控制子模塊。其中，READ FIFO、WRITE FIFO、 COMMAND FIFO 使用戶可以全面控制命令和數(shù)據(jù)連續(xù)的輸入和輸出。而命令子模塊則可以翻譯用戶輸入的命令，用戶只需要發(fā)送讀或?qū)懨睢⒚钜僮鞯氖椎刂泛涂偣沧x/寫多少個數(shù)據(jù)，命令子模塊就可以根據(jù)情況給用戶控制子模塊發(fā)送命令控制。用戶控制子模塊再以狀態(tài)機的形式控制COMMAND FIFO、WRITE FIFO、READ FIFO，對與用戶接口模塊相連的主控制模塊和數(shù)據(jù)鏈路模塊提供功能控制，并對DDR2發(fā)出讀/寫等操作指示信息。

[BT4]5時序圖及串口顯示

DDR SDRAM在一對差分時鐘的控制下展開工作，指令設(shè)定在每個時鐘的上升沿觸發(fā)，隨著數(shù)據(jù)一起傳送的還包括一個DQS（雙向的數(shù)據(jù)選通信號），接收方可通過此選通信號來接收定制發(fā)送的一些數(shù)據(jù)。這個DQS選通信號與數(shù)據(jù)有一定關(guān)聯(lián)，其功能相當于一個獨立工作的時鐘。DQS作為一種選通信號在讀周期的過程中是由DDR SDRAM所構(gòu)建生成。進行讀操作時，DDR控制器捕獲數(shù)據(jù)是通過直接獲取時鐘的方式來具體實現(xiàn)的。讀命令在采集到時鐘觸發(fā)信號后，數(shù)據(jù)會在觸發(fā)讀寫延遲之后在數(shù)據(jù)總線上獲得展現(xiàn)。在寫周期的過程中，DQS（雙向的數(shù)據(jù)選通信號）的產(chǎn)生是由DDR控制器來設(shè)計實現(xiàn)的[6]。在寫周期持續(xù)過程中，數(shù)據(jù)選通信號將與數(shù)據(jù)呈現(xiàn)出中心對齊的狀態(tài)。讀/寫操作時序如圖3所示。

在系統(tǒng)的硬件設(shè)計和仿真建立后，可將編譯后的文件下載到系統(tǒng)的硬件中，對DDR SDRAM控制器的讀信號進行實時的采集與顯示。可以使用單步執(zhí)行程序，再到memory窗口觀察DDR SDRAM地址空間的當前內(nèi)容[7]。展示效果如圖4所示。

6結(jié)束語

DDR控制器設(shè)計總共利用了751個4輸入LUT，該數(shù)值僅為總LUT資源的2%。另外，設(shè)計還使用了3個DCM。DDR控制器在Xilinx ISE編程環(huán)境下獲得實現(xiàn)，結(jié)合chipscope進行實時觀察。板上調(diào)試時最終選用的時鐘為100 MHz，經(jīng)測試可知，數(shù)據(jù)傳輸及捕獲準確無誤。該DDR控制器的工作切實可行、穩(wěn)定可靠，占用的邏輯資源較少，不僅呈現(xiàn)較高的可移植性，而且具有簡單方便的用戶接口。也就是在使用時更趨方便快捷，同時也無需復(fù)雜的修改就可以控制其他型號的DDR SDRAM芯片，因此可以顯著提升信號處理板的存儲容量，能夠高效優(yōu)質(zhì)地應(yīng)用在高速信號處理系統(tǒng)中。

[HS1*2][HT5H]參考文獻：[HT]

[WTBZ][ST6BZ][HT6SS][1] [ZK（#〗

[HJ*2]

劉云清，佟首峰，姜會林. 利用FPGA實現(xiàn)SDRAM控制器的設(shè)計[J]. 長春理工大學學報， 2005，28（4）：47-50.

[2] 宋一鳴，謝煜，李春茂. 基于FPGA的SDRAM控制器設(shè)計[J]. 電子工程師， 2003，29（9）：10-13.

[3] 馬其琪，鮑愛達. 基于DDR3 SDRAM的高速大容量數(shù)據(jù)緩存設(shè)計[J]. 計算機測量與控制，2015，23（9）：3112-3113，3118.

[4] 丁寧，馬游春，秦麗，等. 基于FPGA的DDR3-SDRAM控制器用戶接口設(shè)計[J]. 科學技術(shù)與工程，2014，14（17）：225-229.

[5] 王小嬌，張治中. 高速數(shù)據(jù)采集卡DDR 控制器的設(shè)計與實現(xiàn)[J]. 電視技術(shù)，2013，37（5）：64-67.

[6] 姚清華. 基于測繪相機大面陣CCD壓縮技術(shù)的研究[D]. 長春：中國科學院長春光學精密機械與物理研究所， 2009.

[7] 王維平，張正炳，賀東芹. 基于FPGA的DDR控制器的設(shè)計[J]. 長江大學學報（自然科學版），2011，8（2）：90-93.