李治華,趙冬青,甄國涌,劉東海

(中北大學儀器科學與動態(tài)測試教育部重點實驗室,電子測試技術(shù)國家重點實驗室,太原 030051)

高可靠性遠程數(shù)據(jù)傳輸系統(tǒng)設計*

李治華,趙冬青*,甄國涌,劉東海

(中北大學儀器科學與動態(tài)測試教育部重點實驗室,電子測試技術(shù)國家重點實驗室,太原 030051)

針對數(shù)據(jù)在遠距離高速傳輸系統(tǒng)中存在的可靠性低的問題,提出了一種基于LVDS長線傳輸和8b/10b編碼的解決方案。該設計以LVDS為數(shù)據(jù)傳輸接口,在硬件電路上加入均衡設計,補償長線傳輸?shù)膿p耗;在邏輯設計上加入8b/10編碼,實現(xiàn)傳輸中的直流平衡,提高數(shù)據(jù)傳輸?shù)目煽啃?。?jīng)驗證,該系統(tǒng)工作穩(wěn)定,串行數(shù)據(jù)以400 Mbit/s的速率,可實現(xiàn)在百米雙絞電纜傳輸線或2 km光纖傳輸線上的零誤碼傳輸。

高速傳輸;LVDS;可靠;低誤碼率;8b/10b編碼

某飛行器在研制過程中,需要使用數(shù)據(jù)采集系統(tǒng)采集各種模擬信號,并將信息回傳給地面進行數(shù)據(jù)處理,但由于飛行器所處環(huán)境特殊,無法近距離測試,因此需要將數(shù)據(jù)通過長線高速實時的回傳給地面數(shù)據(jù)處理系統(tǒng),以便實時了解飛行器設備的工作狀態(tài),但飛行器的使用的彈上電纜網(wǎng)或光纖所處環(huán)境惡劣,周圍電磁干擾大。普通并行的總線在長距離傳輸?shù)臈l件下,抗干擾能力差,無法應用于系統(tǒng)中。

基于串化器/解串器的LVDS是一種低功耗、低擺幅、低誤碼率的低壓差分信號,它的理論傳輸速度可達1.923 Gbit/s,是解決數(shù)據(jù)高速長距離傳輸,保證數(shù)據(jù)可靠性的簡單有效的方案[1]。但該解決方案,在極其惡劣的環(huán)境下,數(shù)據(jù)傳輸?shù)目煽啃詴档?單純依靠LVDS技術(shù)本身的抗干擾性已無法滿足數(shù)據(jù)的高速可靠傳輸,為進一步優(yōu)化設計,降低誤碼率,增加了8b/10b編碼,保證傳輸中的直流平衡,從而提高傳輸?shù)目煽啃浴?/p>

1 高速數(shù)據(jù)傳輸系統(tǒng)電路結(jié)構(gòu)

系統(tǒng)電路結(jié)構(gòu)如圖1所示,由彈上采編設備,地面測試存儲設備及計算機3部分組成。彈上采編設備采集并存儲,地面設備接受計算機下發(fā)指令并轉(zhuǎn)發(fā)給彈上采集設備和接受彈上回傳數(shù)據(jù)。

系統(tǒng)采用LVDS接口實現(xiàn)高速數(shù)據(jù)傳輸。在發(fā)送端,FPGA邏輯控制模塊通過CPCI接口模塊接受上位機下發(fā)的10bit命令,通過SN65LV1023串化器進行并串轉(zhuǎn)化后,再經(jīng)驅(qū)動器LMH0074增強電壓擺幅后下發(fā)給轉(zhuǎn)發(fā)器;在接收端,LVDS接受模塊通過SN65LV1224解串器接收轉(zhuǎn)發(fā)器上傳的數(shù)據(jù)并進行串/并轉(zhuǎn)化后經(jīng)均衡器LMH0074對信號進行恢復后,再通過CPCI總線上傳至上位機進行實時信息處理。

圖1 高速數(shù)據(jù)傳輸系統(tǒng)電路結(jié)構(gòu)

2 硬件可靠性設計

為了盡可能的提高數(shù)據(jù)傳輸?shù)目煽啃?減少由電纜或PCB損耗引起的高頻信號邊沿變化速率降低,引入碼間串擾,導致高頻在長距離傳輸時的信號衰減。為了解決信號衰減和損耗引起的誤碼率,在本設計中采用了信號調(diào)理和預(去)加重法和均衡(EQ)技術(shù)芯片對高頻信號進行補償,提高了傳輸性能。該設計采用美國半導體公司的LMH0074和LMH0001,是一對數(shù)據(jù)傳輸均衡器和驅(qū)動器,可以完成高速長線數(shù)據(jù)傳輸信號的調(diào)理作用,降低信號的衰減和損耗,提高數(shù)據(jù)傳輸?shù)目煽啃訹2-3]。

圖2 LVDS接口收發(fā)電路

2.1 控制命令鏈路硬件可靠性設計

電纜驅(qū)動器LMH0001SQ是PECL電平,光收發(fā)一體模塊則是LVPECL電平,這二種電平在相互連接時,需要考慮三者之間的電平的擺幅及大小的問題,因此要求上級輸出的電平落入后一級輸入電平有效范圍內(nèi)。在設計中我們選擇交流耦合,有效地避免了前一級和后一級的電位的聯(lián)系,同時不會破壞前級的內(nèi)部偏差。圖3是LMH0001SQ接收端和輸出端波形圖。

圖3 LMH0001SQ接收端(波形1)和輸出端(波形2)

在本設計中選用收發(fā)一體的光模塊OCM3823,最高傳輸速率為1.25 Gbit/s。在命令鏈路的發(fā)送端,串化器SN65LV1023A將10bit并行的命令數(shù)據(jù)串化成串行數(shù)據(jù),此時輸出的低壓差分信號為100 mV左右,傳輸距離約10 m,不能滿足長距離傳輸?shù)男枰MH0001芯片傳輸速率可達540 Mbit/s,100 mV的差分輸入門檻電壓;當REF外接電阻的阻值為750 Ω時,差分輸出電壓約為800 mV,加外部電阻的偏置,輸出電壓約為1.5 V～2.3 V之間,這樣就可以驅(qū)動百米雙絞電纜傳輸線或2 km光纖,提高了命令數(shù)據(jù)在距離上傳輸?shù)目煽啃浴?/p>

2.2 數(shù)據(jù)回傳鏈路硬件可靠性設計

LVDS傳輸信號經(jīng)過百米雙絞電纜傳輸線或2 km光纖傳輸后,會產(chǎn)生損耗,損耗與信號頻率的平方根成正比[4-5]。為了使接收的正確可靠的接受信號,補償信號損耗。均衡芯片LMH0074SQ是針對125 Mbit/s到540 Mbit/s的傳輸速率,能夠自適應補償400 m belden 1694A或第5類非屏蔽雙絞線傳輸?shù)膿p耗,該均衡器抖動性極低,功耗僅有200 mW。

圖4 LMH0074SQ接收端(波形1)和輸出端(波形2)

在本設計中,在數(shù)據(jù)鏈路的接收端,在差分信號之間接入一個100 Ω的電阻,匹配傳輸線上的阻抗;在LMH0074自動均衡控制模塊即AEC+和AEC-之間跨接一個1 μF的電容,用于控制均衡環(huán)路的增益和帶寬;為了防止信號媒介發(fā)生發(fā)射,在LVDS信號的輸出端匹配一個100 Ω,精度為1%的電阻,且在PCB布線時盡量靠近解串器。

3 軟件可靠性設計

3.1 控制命令鏈路軟件可靠性設計

如果指令識別錯誤,采集存儲設備將不能進入正確的工作模式,最終可能導致不能采集到數(shù)據(jù),因此在指令識別上應充分考慮到冗余及校驗設計,以確保命令指令能準確無誤地下發(fā)。

LVDS有效的指令數(shù)據(jù)傳輸是10位,但在實際傳輸中卻是12位,增加了起始位“1”和終止位“0”,他們的作用是作為嵌套時鐘的起始位和終止位。解串器從嵌套的時鐘的數(shù)據(jù)中重建并行時鐘,該時鐘用來選通輸出鎖存器,并將串行數(shù)據(jù)轉(zhuǎn)化成10位并行的數(shù)據(jù)存入輸出的鎖存器[6-7]。當收到的數(shù)據(jù)是連續(xù)幾個“0”“1”變化的數(shù)據(jù)時,解串器則會將數(shù)據(jù)誤認為是嵌套時鐘的起始位和終止位并鎖存,數(shù)據(jù)傳輸出錯。

針對上述問題,提出了在發(fā)送有效指令的同時插入無效指令,就可以從根本上解決了連續(xù)多次重復發(fā)“0”“1”變化的數(shù)據(jù)引起的指令數(shù)據(jù)解碼錯誤問題。由于LVDS同步碼格式能夠快速使解串器鎖定時鐘,因此在設計上采用同步碼作為插入數(shù)據(jù),因此有效指令和同步碼以1∶7的比例下發(fā)命令。這樣不僅能保證不會出現(xiàn)將數(shù)據(jù)誤認為是嵌套時鐘的起始位或終止位即RMT模式,也能最大限度保證命令下發(fā)不失鎖。經(jīng)測試該方法正確可靠,指令能夠正確無誤地下發(fā)。

3.2 數(shù)據(jù)回傳鏈路軟件可靠性設計

當數(shù)據(jù)流中有多個連續(xù)的“1”或“0”時,信號的轉(zhuǎn)換可能因為電壓位階的變換而造成信息錯誤,而直流平衡可以有效地克服此類問題。8b/10b編碼的特性之一是保證數(shù)據(jù)流中的直流平衡,遠程數(shù)據(jù)回傳時,采用8b/10b編碼的方式,可以有效平衡數(shù)據(jù)流中“1”“0”的個數(shù)比例[8]。連續(xù)的“1”或“0”的個數(shù)不會超過5個,即連續(xù)的5個“1”或“0”后,必會插入一個“0”或“1”,這樣就保證了直流平衡。一個8 bit的數(shù)據(jù),經(jīng)8b/10b編碼后,可能出現(xiàn)的只有3種情況:

(1)6個邏輯“1”,4個邏輯“0”;

(2)6個邏輯“0”,4個邏輯“1”;

(3)5個邏輯“0”,5個邏輯“1”。

這3種情況你對應的8b/10b編碼的極性誤差為+2,-2,和0。

3.2 LVDS發(fā)送端8b/10b編碼

8b/10b編碼中有268個有效的編碼列表,其中256個是數(shù)據(jù)編碼列表,12個控制字編碼。其中12個控制字用于建立位同步,鏈路狀態(tài),數(shù)據(jù)幀標志的開始和結(jié)束。8b/10b編碼時字節(jié)ABCDEFGH被分為ABCDE和FGH兩部分,其中E和H為最高位,編碼后對應生成abcdei和fghj,其中i和j是做高位。數(shù)據(jù)編碼在編碼過程中分為5b/6b和3b/4b相互獨立的兩部分。如圖5顯示了8b/10b的關系變換。

圖5 8b/10b變換關系

8b/10b編碼具有直流平衡的特性,主要是引入了Run Disparity的概念來平衡數(shù)據(jù)流中的“1”和“0”的個數(shù)即Run Disparity實際上是指數(shù)據(jù)流中“1”和“0”的個數(shù)之差[9]。如果Run Disparity為0,則Run Disparity為中性,如果數(shù)據(jù)模塊abcdei和fghj都為中性,那么整個數(shù)據(jù)模塊都為中性,就可以得到真正完美的直流平衡,在LVDS數(shù)據(jù)回傳鏈路就不會出現(xiàn)因為多個連續(xù)的“1”“0”電位轉(zhuǎn)換而造成的信息錯誤,這是最完美情況,但LVDS總線在實際工程應用中上是不可能實現(xiàn)真正的直流平衡。因此8b/10b的編碼原理就是通過檢測前一個字符的不均衡型來決定后一個字符的選擇。如果前一個字符是正不均衡型,則后一個字符就應該選擇一個負不均衡型;同理,反之。因此這種不均衡機制使得整個高速傳輸系統(tǒng)中的數(shù)據(jù)流盡可能的保持了“1”和“0”的平衡。

圖6 RD狀態(tài)轉(zhuǎn)換圖

根據(jù)編碼規(guī)則,鏈路系統(tǒng)在上電或初始化之后RD為負。在編碼過程中,5b/6b編碼在前,3b/4b編碼在后,當前用于5b/6b編碼的RD是前一個字節(jié)編碼產(chǎn)生的產(chǎn)生RD,用于3b/4b編碼的RD來源于前一個相鄰的5b/6b產(chǎn)生的RD。RD的運算規(guī)則如圖6所示。

(1)如果編碼后的任意子模塊的RD大于零,則新生成的RD為正;同時若6比特模塊abcdei為“111000”或者4比特模塊fghj為“1100”時,生成新的RD亦為正;

(2)如果編碼后的任意子模塊的RD小于零,則新生成的RD為負;同時若6比特模塊abcdei為“000111”或者4比特模塊fghj為“0011”時,生成新的RD亦為負;

(3)任意RD為零的子模塊所生成的子模塊由前面緊接著的模塊RD決定。

編碼過程實現(xiàn)流程圖如圖7所示,LVDS接口在發(fā)送端,把8b的數(shù)據(jù)分為高3b和低5b,然后進行5b/6b轉(zhuǎn)換和3b/4b轉(zhuǎn)化。在5b/6b編碼模塊和3b/4b編碼模塊,由變量控制單元和查找表邏輯實現(xiàn)輸入源碼到碼組的映射,大部分碼源對應兩種極性碼組。在RD控制模塊中,RD的初始值為RD-(上電或者復位),或者根據(jù)上一次RD的極性來判斷6b對應的碼組,以及6b次態(tài)的極性;然后再根據(jù)5b/6b編碼的極性來決定4b的對應的碼組,以及4b次態(tài)的極性,最后的RD的極性作為下次10b編碼的初始值,依次循環(huán)判斷,最后把4b和6b進行拼接后輸出十位的LVDS數(shù)據(jù)流。

圖7 8b/10b實現(xiàn)流程圖

3.2.2 LVDS接收端8b/10b解碼

LVDS接收端解碼是發(fā)送端的逆過程,采用多對一的映射關系,分別通過對6b/5b和4b/3b解碼實現(xiàn)[6]。該部分需要外部基準時鐘來恢復時鐘信號,在對遠程數(shù)據(jù)進行解碼時為保證解碼的正確可靠性,外部提供了嚴格基準時鐘源頻率,并對時鐘進行抖動控制。在解碼后對8b進行校驗,判斷是否產(chǎn)生誤碼,如果校驗正確,則輸出有效數(shù)據(jù)。

4 可靠性結(jié)果驗證

采用7段15 m屏蔽雙絞線,通過J14H系列的連接器串接成105 m的電纜網(wǎng),通過LVDS接口連接地面綜合測試臺和彈上采編存儲設備。通過程序控制數(shù)據(jù)的傳輸速率分別為100 Mbit/s,200 Mbit/s,300 Mbit/s,400 Mbit/s,500 Mbit/s,分別對加8b/10b編碼前后進行速率及誤碼率測試,測試結(jié)果如表1所示。

從測試結(jié)果可以分析得出,當傳輸速率低于100 Mbit/s時,硬件電路能保證傳輸?shù)目煽啃?當傳輸速率大于100 Mbit/s時,誤碼率隨著速率的增大而增加。在邏輯設計上加入8b/10b編碼后,能有保證400 Mbit/s,遠程數(shù)據(jù)傳輸?shù)目煽啃浴?/p>

表1

5 結(jié)束語

針對高速數(shù)據(jù)在傳輸過程可靠性低的問題,從硬件電路上,對LVDS信號做預處理和信號補償,同時在邏輯設計上,采用8b/10b編碼,優(yōu)化了數(shù)據(jù)傳輸?shù)目煽啃?。通過LVDS接口,在105 m彈上電纜網(wǎng)或者2 km光纖上,以400 Mbit/s的速度傳輸全“0”,全“1”,以及遞增數(shù),遞減數(shù)等數(shù)據(jù),可實現(xiàn)零誤碼傳輸。

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Design of High Reliability Remote Data Transmission System*

LIZhihua,ZHAODongqing*,ZHENGuoyong,LIUDonghai

(Key Laboratory of Instrumentation Science and Dynamic Measurement,Ministry of Education,Science and Technology on Electronic Test and Measurement Laboratory,North University of China,Taiyuan 030051,Chain)

Focused on the low reliable problem of data existing in high-speed and long-distance transmission system,a method based on long transmission of LVDS and 8b/10b encoding is proposed. LVDS is designed as high speed data transmission interface,the equalization circuit is adopted to compensate loss of remote transmission;8b/10b coding is realized on logic design which achieves the equilibrium of DC transmission and stability improvement in data transmission. The experiment proves that the system works stable,and realizes the rate of 400 Mbit/s of serial data transmission via 100 m shielded twisted-pair or 2 km optical fiber transmission line.

high-speed transmission;LVDS reliability;low error rate;8b/10b encoding

項目來源:國家自然科學基金項目(51275492)

2016-05-07 修改日期:2016-06-08

C:6210

10.3969/j.issn.1005-9490.2017.02.045

TP274

A

1005-9490(2017)02-0490-05