許文浩+屈樂樂+殷文浩

摘要：本文基于FPGA和DDS技術(shù)設(shè)計實(shí)現(xiàn)了一種頻率步進(jìn)信號源系統(tǒng)。系統(tǒng)是通過編寫硬件描述語言Verilog，以QuartusⅡ軟件為工具以FPGA為載體完成對DDS在波形頻率、跳躍間隔、起始頻率、終止頻率等方面的控制和調(diào)節(jié)。該系統(tǒng)可以產(chǎn)生10-50MHz的頻率步進(jìn)信號，步進(jìn)頻率可調(diào)節(jié)，輸出的信號具有頻譜純度高、頻率分辨率高和頻率轉(zhuǎn)換速度快等優(yōu)點(diǎn)，該系統(tǒng)可以廣泛應(yīng)用于通信、雷達(dá)等領(lǐng)域。

關(guān)鍵詞：FPGA；DDS；頻率步進(jìn)信號源

中圖分類號：TN74 文獻(xiàn)標(biāo)識碼：A 文章編號：1007-9416（2017）01-0147-01

1 引言

隨著數(shù)字信號理論和超大規(guī)模集成電路的發(fā)展，在頻率合成領(lǐng)域出現(xiàn)直接數(shù)字頻率合成（DDS）技術(shù)，DDS技術(shù)是一種全數(shù)字化的波形發(fā)生技術(shù)，其頻率分辨率高、調(diào)頻時間短、頻率穩(wěn)定度高。目前的專用集成DDS芯片頻率單片可達(dá)1GHz，在各種信號源系統(tǒng)中得到了廣泛的應(yīng)用。

現(xiàn)場可編程門陣列（FPGA）是近年來發(fā)展迅速的大規(guī)模、高密度的可編程邏輯器件。FPGA具有高度的靈活性，長生命周期性，可反復(fù)編程修改等特點(diǎn)，從而使其在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、工業(yè)控制、軍事和航空航天領(lǐng)域中得到迅速普及和廣泛應(yīng)用。

2 基本原理

利用FPGA完成對DDS芯片的時序配置和工作控制，通過DDS芯片AD9854實(shí)現(xiàn)對步進(jìn)信號源的設(shè)計，利用LCD1602直接顯示出調(diào)制波形的工作參數(shù)信息。

2.1 基于DDS芯片AD9854的介紹

AD9854數(shù)字合成器是CMOS型DDS單片集成電路，采用了先進(jìn)的DDS技術(shù)，該芯片具有極高的工作頻率、方便靈活的外部接口、多種信號輸出形式等特點(diǎn)。AD9854的結(jié)構(gòu)如圖1所示。它的主要原理為：片內(nèi)整合了兩路高速、高性能的正交D/A轉(zhuǎn)換器和高速比較器，可以實(shí)現(xiàn)數(shù)字合成的正交I路和Q路輸出。在高穩(wěn)定度時鐘的驅(qū)動下，AD9854將產(chǎn)生一個高穩(wěn)定的頻率、相位、幅度可編程的正弦和余弦信號，作為振蕩器用于通信、雷達(dá)等領(lǐng)域。

2.2 頻率參數(shù)計算

當(dāng)時鐘信號f到來時，相位累加器對頻率控制字FTW進(jìn)行線性累加，從累加得到的相位碼中取n位有效位對波形存儲器進(jìn)行尋址，輸出相應(yīng)的幅度碼，再經(jīng)過DAC得到階梯波，最后通過低通濾波器LPF得到所需的連續(xù)變化的信號波形。系統(tǒng)時鐘頻率f、輸出信號頻率F和頻率控制字 FTW的關(guān)系為

FTW=F*2N/f

式中： FTW（頻率控制字）是一個定義數(shù)字，N為相位累加器的資源。

3 基本構(gòu)成

DDS擴(kuò)展模塊板主要由一片2路模擬輸出的AD9854DDS芯片，以及兩片AD8009高速運(yùn)算放大器組成，可以滿足對于高速信號產(chǎn)生的要求，借助FPGA核心模塊板，通過模式控制和頻率字控制實(shí)時產(chǎn)生點(diǎn)頻、掃頻、ASK、FSK等各種形式的模擬信號信號。

4 性能測試

對整個10-50MHz工作帶寬內(nèi)進(jìn)行多個頻點(diǎn)的輸出測試，結(jié)果如圖2所示。

5 結(jié)語

基于FPGA和DDS芯片AD9854能夠靈活方便地實(shí)現(xiàn)步進(jìn)信號源的設(shè)計與實(shí)現(xiàn)，并在10-50MHz頻率范圍內(nèi)實(shí)現(xiàn)任何的單頻輸出和掃頻輸出信號。