蘇昆

（中國電子科技集團公司第四十七研究所，沈陽110032）

集成電路ESD損傷及實驗方法研究

蘇昆

（中國電子科技集團公司第四十七研究所，沈陽110032）

隨著現(xiàn)代集成電路的發(fā)展，工藝特征尺寸越來越小，氧化層越來越薄，集成電路抗靜電能力也越來越差。對于深亞微米工藝集成電路來說，靜電的損害更加嚴(yán)重，所以必須在設(shè)計芯片時加入適當(dāng)?shù)撵o電放電 (Electrostatic Discharge,ESD)保護電路以減少靜電放電對芯片內(nèi)部的損傷。首先對ESD的來源、損傷原理、保護措施及靜電模式做了詳細(xì)介紹，在此基礎(chǔ)上分別對I/O（輸入輸出端口）、Pin-to-Pin（端口對端口）、VDD-to-VSS（電源對地）及CDM（器件充電模式）的靜電放電測試方法進行研究，并對靜電測試及判別方法進行了說明，以幫助設(shè)計人員理解靜電、損傷、保護、測試及判別的方法，更好的完成電路的抗靜電設(shè)計。

靜電；測試方法；放電模式；靜電設(shè)計；靜電研究；損傷

1 引言

在日常生活中我們經(jīng)常會遇到這樣的情形：當(dāng)我們握住金屬門把開門，或與人握手時，會有被高壓擊打的感覺。原來人體具有很大的阻抗，在平時活動中，由于摩擦而產(chǎn)生的靜電荷會聚積在人體上，當(dāng)人體與接地的物體接觸形成放電通路時，聚積的靜電荷產(chǎn)生的泄放電流脈沖會使人產(chǎn)生電擊的感覺。我們稱這種現(xiàn)象為靜電釋放(Electrostatic Discharge，ESD)，ESD實際上是過電應(yīng)力(Electric Overstress，EOS)的一種，過電應(yīng)力還包括雷擊、電磁干擾等等。

自然界中的靜電釋放主要有兩大類：一類是雷電等長距離(數(shù)百米)、高電壓(數(shù)十萬伏)的靜電釋放；另一類是短距離(幾厘米以內(nèi))、低電壓(數(shù)千伏)的靜電釋放。兩者都導(dǎo)致空氣介質(zhì)的擊穿，所以它們的擊穿電場大致相同。對集成電路造成影響的主要是短距離、低電壓的ESD靜電釋放。

2 ESD對集成電路的損傷

眾所周知，CMOS集成電路中的MOS晶體管的柵極是絕緣氧化層，具有很高的阻抗。因此在器件制造，芯片封裝，電路組裝和應(yīng)用時都可能在柵上聚積靜電荷，當(dāng)與其它物體(人體、機械手臂等)接地時會引發(fā)ESD電流脈沖的瞬時沖擊。由于電流泄放速度快，密度高，造成芯片局部過熱而導(dǎo)致器件電路性能變差，甚至永久性損壞。

主要的ESD損傷有：

（1）晶格熔化或金屬與硅共熔，使P-N結(jié)受損短路；

（2）化層汽化產(chǎn)生空洞使器件短路、開路；

（3）金屬聯(lián)線揮發(fā)造成器件之間短路、開路。

3 靜電放電模式

在電場中，任何物體都可能存貯一定的電荷，當(dāng)物體靠近集成電路時就可能和集成電路進行電荷的重新分配，這就是放電。根據(jù)ESD產(chǎn)生的原因及其對集成電路放電的方式不同，ESD目前被分為下列四類：

（1）人體放電模式(Human Body Model，HBM)

（2）機器放電模式（Machine Model，MM)

（3）元件充電模式(Charged Device Model，CDM)

（4）電場感應(yīng)模式(Field Induced Model，F(xiàn)IM)

人體放電模式(HBM)的ESD是指因人體在地上走動磨擦或其它因素在人體上積累了靜電，當(dāng)人觸摸到IC時，人體上的靜電便會經(jīng)由IC的管腳(pin)進入IC內(nèi)部，再由IC放電到地。此放電過程會在幾百納秒(ns)的時間內(nèi)產(chǎn)生數(shù)安培的瞬間放電電流，此電流會把IC內(nèi)的組件燒毀。對一般商用IC的2KV ESD放電電壓而言，其瞬間放電電流的尖峰值大約是1.33安培。另外，人體靜電是引起炸藥和電工產(chǎn)品發(fā)生意外爆炸的最主要和最經(jīng)常的因素，所以它是ESD模型中建立最早也是最主要的模型之一。圖1為此工業(yè)標(biāo)準(zhǔn)(MIL-STD-883C方法 3015.7)的等效電路圖，其中人體的等效電容為100pF，人體的等效放電電阻為1.5 Kohm。另外在國際電子工業(yè)標(biāo)準(zhǔn)(EIA/JEDEC STANDARD)中，亦對此人體放電模式制定測試規(guī)范(EIA/JESD22-A1 14-A)，詳細(xì)情形可參閱該工業(yè)標(biāo)準(zhǔn)[1]。

機器放電模式的ESD是指機器本身累積了靜電，當(dāng)機器接觸到IC時，靜電便經(jīng)由IC的pin放電。此機器放電模式的工業(yè)測試標(biāo)準(zhǔn)為EIAJ-IC-121方法20，其等效電路圖如圖2所示。

元件充電模式（CDM）是指IC因磨擦或其它因素在內(nèi)部累積了靜電，但在靜電累積過程中IC并未被損傷。此帶有靜電的IC在處理過程中，當(dāng)其pin接觸到接地面時，IC內(nèi)部的靜電便經(jīng)由pin自IC內(nèi)部流出，從而造成放電現(xiàn)象。此模式放電時間更短，僅幾納秒，而且放電現(xiàn)象更難以真實仿真。因為IC內(nèi)部累積的靜電會因IC組件本身對地的等效電容而變，IC擺放的角度和位置以及IC所用的包裝型式都會造成不同的等效電容。由于具有多項變化因素，因此有關(guān)此模式放電的工業(yè)測試標(biāo)準(zhǔn)仍在協(xié)議制定中，其等效電路圖如圖3所示。

電場感應(yīng)模式（FIM）靜電放電是由電場感應(yīng)引起的，當(dāng)一個器件處于靜電場中，其內(nèi)部將感應(yīng)出電勢差。當(dāng)IC因輸送帶或其它因素而經(jīng)過一電場時，其相對極性的電荷可能會經(jīng)一些IC管腳排放掉，IC通過電場之后，IC本身便累積了靜電荷。此時，當(dāng)某一管腳與地相碰時，器件就會對地放電，此靜電電荷以類似CDM的模式放出，稱為電場感應(yīng)模型。當(dāng)將一個CMOS器件置于靜電場中，其柵介質(zhì)兩側(cè)就會感應(yīng)出電勢差，如果電勢差足夠大，就可能使柵氧化層擊穿。這種模型的放電類似于CDM，差別僅僅在于CDM的電荷是摩擦而來，而FIM的電荷是電場感應(yīng)而來。有關(guān)FIM的放電模式早在雙極(bipolar)晶體管時代就已被發(fā)現(xiàn)，現(xiàn)今已有工業(yè)測試標(biāo)準(zhǔn)。在國際電子工業(yè)標(biāo)準(zhǔn)(EIA/JEDEC STANDARD)中，亦己對此電場感應(yīng)模式制定了測試規(guī)范(JESD22.C101)，詳細(xì)情形可參閱該工業(yè)標(biāo)準(zhǔn)[2]。

圖1 工業(yè)標(biāo)準(zhǔn)（MIL-STD-883C方法3015.7）

圖2 機器放電模式(MM)的工業(yè)標(biāo)準(zhǔn)等效電路

圖3 CDM靜電放電的等效電路圖

4 靜電放電測試方法

在了解靜電放電模式后，對各個pin做交叉放電分析是最基本的測試方式，但并非隨意交叉測試都能得到結(jié)論，必需有一套正確、快速的測試方法為測試準(zhǔn)則。靜電放電組合主要有：I/O靜電放電測試、Pin-to-Pin靜電放電測試、VDD-to-VSS靜電放電測試、CDM靜電放電測試。

4.1 I/O靜電放電測試

靜電積累可能是正或負(fù)電荷，因此靜電放電測試對同一IC管腳而言具有正負(fù)兩種極性。對每一I／O(Input/Output)Pin而言，I-HBM與MM靜電放電對IC的放電，有下列四種ESD測試組合，其等效電路示意圖如圖4所示。

圖4 I/O靜電放電測試組合

(1)PS-mode：VSS腳接地，引腳施加正的ESD電壓對VSS放電，VDD與其他引腳皆浮接；

(2)NS-mode：VSS腳接地，引腳施加負(fù)的ESD電壓對VSS放電，VDD與其他引腳皆浮接；

(3)PD-mode：VDD腳接地，引腳施加正的ESD電壓對VDD放電，VSS與其他引腳皆浮接；

(4)ND-mode：VDD腳接地，引腳施加負(fù)的ESD電壓對VDD放電，VSS與其他引腳皆浮接。

4.2 Pin-to-Pin靜電放電測試

靜電放電可能出現(xiàn)在IC的任何兩只管腳之間，如果兩個管腳之間無直接相關(guān)電路，唯一共同使用的是VDD和VSS電源線。ESD發(fā)生在不相干的兩個IC管腳之間時，靜電放電電流會先經(jīng)由某部份的電路跑到VDD或VSS電源線上，再由VDD或VSS電源連接線跑到另一支IC腳，再由那支IC腳流出IC。如果每一IC的每兩個管腳之間都要做測試，那么一個40 pin的IC便要有780種排列組合的ESD測試，這太浪費測試時間。因此，改良的測試方法如圖5所示，即所謂的Pin-to-Pin測試。在該Pin-to-Pin測試組合中，同樣由于靜電放電的正負(fù)極性而分成兩種測試模式[3]，具體方法如圖5所示。

圖5 Pin-to-Pin靜電放電測試組合

(1)Positive-mode：引腳施加正的ESD電壓，其余所有I/O引腳皆接地，VDD與VSS懸空；

(2)Negative-mode:引腳施加負(fù)的ESD電壓,其余所有I/O引腳皆接地，VDD與VSS引腳懸空。

4.3 VDD-to-VSS靜電放電測試

靜電放電也可能發(fā)生在VDD與VSS引腳之間，因此對VDD腳與VSS腳有下列的ESD測試組合，其等效電路示意圖如圖6所示。

圖6 VDD-to-VSS靜電放電測試組合

（1）Positive-mode：正的ESD電壓出現(xiàn)在差動輸入級的正輸入腳，此時差動輸入級的負(fù)輸入腳接地，但其它所有I／O腳以及VDD與VSS腳皆浮接；

（2）Negative-mode：負(fù)的ESD電壓出現(xiàn)在差動輸入級的正輸入腳，此時差動輸入級的負(fù)輸入腳接地，其它所有I／O腳以及VDD與VSS腳皆浮接。

這里需要做一些說明：在一個IC中，各個管腳的功能有所不同。可能有兩個或兩個以上標(biāo)注為相同名稱的電源腳 (例如：VCC、VDD、VSS、analog、GND、digital、GND等等)，按照標(biāo)準(zhǔn)規(guī)定，只要這些電源腳在內(nèi)部是通過金屬連接或歐姆連接，兩個電源腳之間的引線電阻小于2Ω，就可以把這一組電源腳或接地腳連在一起，看成是一個VDD組或VSS組，其他IC腳分別對其進行靜電測試。否則就應(yīng)該把這些VDD或VSS看成是各自獨立的，其他腳分別按照以上的測試組合對其進行測試。除了電源腳以外的其他各種類型的管腳，比如數(shù)據(jù)、地址、讀寫控制、時鐘、基準(zhǔn)和補償?shù)裙苣_，在靜電測試時不用考慮其管腳功能，只把它們看成是輸入或輸出[4]。

圖7 充電模式靜電放電測試組合

4.4 CDM靜電放電測試

由于器件充電模式(CDM)的靜電放電機制與前述的HBM及MM放電機制不同，因此CDM的靜電放電測試如圖7所示。首先，靜電電荷被充入此集成電路的襯底之中，并儲存在襯底之中。為避免在充電過程中造成IC不必要的損傷，充電電壓必須經(jīng)由一高電阻值(10MΩ以上)的限流電阻對IC襯底充電，對P型襯底的IC而言，VSS管腳連接到其襯底上，因此該充電電壓是經(jīng)該限流電阻對IC的VSS管腳充電。當(dāng)IC充電之后，IC本身便帶有正極性或負(fù)極性的電壓，該IC的其它管腳（包括輸入端，輸出端，雙向端以及Vdd）再分別接地放電，以完成CDM的靜電放電測試。由管腳接地放電的方式，CDM又可分為socketed以及non socketed兩種，其中socketed的CDM放電是指此管腳接地放電時是經(jīng)由IC插座與繼電器開關(guān)而接地的，而non-socketed的CDM放電是把帶電的IC在浮接狀態(tài)下，經(jīng)由放電探棒(discharge bar)直接接地放電。這兩種放電方式的CDM測試儀器都己有商業(yè)產(chǎn)品在銷售。

（1）Positive-mode：整個IC處于浮接狀態(tài)，IC襯底(Substrate)先被充電并具有正極性電壓，然后該IC的任一腳以直接接地方式放電；

（2）Negative-mode：整個IC處于浮接狀態(tài)，IC襯底(Substrate)先被充電并具有負(fù)極性電壓，然后該IC的任一腳以直接接地的方式放電[5]。

5 靜電放電測試方法

在每一測試模式下，IC的測試腳先被打上（Zap）某一ESD電壓，而且在同一ESD電壓下，IC的測試腳必須要被Zap三次，每次Zap的時間間隔約一秒鐘，Zap三次之后再觀看該測試腳是否己被ESD所損壞，若IC尚未被損壞則調(diào)升ESD電壓，再Zap三次。ESD電壓由小而逐漸增大，如此重復(fù)下去，直到該IC腳己被ESD損壞，此時造成IC該測試腳損壞的ESD測試電壓稱為“靜電放電失效閾值電壓（ESD failure threshold）”。

如果每次調(diào)升的ESD測試電壓調(diào)幅太小，則測試到IC腳損壞要經(jīng)過多次ESD放電，增加了測試時間。一般，當(dāng)ESD測試電壓低于l千伏特時，每次ESD電壓增加量為50V（或100V）；當(dāng)ESD測試電壓高于l千伏特時，每次ESD電壓增加量為100V（或250V）。而ESD測試的起始電壓則從平均ESD故障臨界電壓的70%開始。

IC經(jīng)由ESD測試后，要判斷其是否已被ESD所破壞，以便決定是否要再進一步測試下去。我們現(xiàn)在使用的靜電測試儀可以在ESD測試前后測量每一個IC管腳的I-V特性曲線，再根據(jù)ESD測試前后的特性曲線做比較來判別IC是否發(fā)生失效。具體的判別標(biāo)準(zhǔn)有以下幾種：

（1）絕對漏電流：先規(guī)定一個具體的電壓值VF和漏電流極限值IF，當(dāng)IC被ESD測試后，其某一管腳在指定電壓VF以下產(chǎn)生的漏電流大于規(guī)定極限值IF時，失效發(fā)生[6]。

（2）相對電壓漂移：指定在某一固定電流值IREF時，ESD測試前與測試后電壓漂移量超過指定的百分比，失效發(fā)生。我們比較常用的方式是指定IREF為1μA時的參考電壓VREF漂移量超過±30%，該管腳失效。

（3）短開路：在經(jīng)ESD測試后，測量被ESD測試后的某一管腳的I-V曲線，如果出現(xiàn)短路到地或開路現(xiàn)象(輸入電壓，電流無窮大或輸入電壓，電流接近于零)，該管腳失效。

（4）相對I-V漂移：在ESD測試前先測量到某一管腳的I-V特性曲線，當(dāng)IC被ESD測試后，自該管腳進入IC內(nèi)部的I-V特性曲線漂移量在30%（20%或40%）。例如輸入范圍是3V、1μA，那么它漂移量的包絡(luò)線范圍是2.1V-3.9V和0.7A-1.3μA。如果Affertrace（ESD測試后測量的I-V曲線）已有部分超出Beforetrace（ESD測試前測量的I-V曲線）的30%包絡(luò)線，該管腳失效[7]。

以上四種是我們的靜電測試儀自帶的最常用的幾種簡易判別方法，適用于大批量測試，可以進行快速判別。

（5）功能測試法：先把功能正常且符合規(guī)格IC的每一個管腳按照測試組合打上某一基準(zhǔn)電壓的ESD測試電壓，再拿去測試其功能是否仍然符合原來的規(guī)格。這種方法最能夠精確反應(yīng)出電路在經(jīng)過ESD測試后電路性能的變化。一般的ESD測試標(biāo)準(zhǔn)都規(guī)定，在經(jīng)過ESD測試后要經(jīng)過功能測試(包括靜態(tài)測試和動態(tài)測試)，才能最終確定其“靜電放電平均失效閾值電壓”。

采用不同的失效判定準(zhǔn)則，對同一個IC而言，可能會有差距很大的ESD失效閾值電壓。判別一個電路的ESD失效閾值電壓要在注明其失效判定準(zhǔn)則條件之下，才顯得有意義[8]。

6 抗靜電設(shè)計方法

ESD的放電回路以電阻最小為原則，從上述實驗方法可以確定ESD是一個網(wǎng)絡(luò)設(shè)計，簡單的說ESD網(wǎng)絡(luò)設(shè)計必須將ESD電流從敏感的信號通路傳輸?shù)絺溆猛坊螂娏鳝h(huán)路上，為達到這個目的，可以將ESD電流導(dǎo)向電源線或地線上。ESD關(guān)鍵通路包括：端口到地，端口到電源，電源到地。這些通路上要滿足如下條件：①需應(yīng)對正負(fù)兩個極性的ESD事件；②ESD通路需有低開啟電壓和低導(dǎo)通電阻，二極管需滿足這種要求；③電源線和地線阻抗必須足夠低；④有雙向的電導(dǎo)通能力?？傊?，ESD設(shè)計是電路版圖設(shè)計之初需提前規(guī)劃設(shè)計的一部分。

7 靜電實驗方案實例

以多電源的SN74ALVC164245為例，其為16位電平移位器件，管腳定義如圖8所示。

實驗具體操作如表1所示。

圖8 SN74ALVC164245管腳定義

8 結(jié)束語

通過采用新的保護結(jié)構(gòu)，使整個芯片的抗ESD能力大大提高。ESD保護電路作為集成電路的接口保護裝置在提高集成電路防靜電方面有很大作用。設(shè)計ESD保護電路時要充分考慮到各方面的因素。首先，要確定集成電路應(yīng)用的具體環(huán)境，因為不同環(huán)境產(chǎn)生靜電的大小、方式、以及對芯片的危害程度是不同的，因此所采用的ESD保護電路的結(jié)構(gòu)、器件以及制造工藝也應(yīng)是不同的，所以在設(shè)計ESD保護電路之前要根據(jù)要求先定下一個防靜電標(biāo)準(zhǔn)，然后再進行設(shè)計。其次，在集成電路的生產(chǎn)上都要受到具體工藝條件的限制，在設(shè)計ESD保護電路時要考慮到將來的成品率，如果設(shè)計了一塊高品質(zhì)的保護電路，而現(xiàn)實工藝卻不能滿足這個電路的要求，那么就無法實現(xiàn)設(shè)計者的意圖。而高品質(zhì)的保護電路一般都要求一些復(fù)雜的工藝，這樣就提高了產(chǎn)品的成本，所以在設(shè)計ESD保護電路時要注意這個問題。

表1 實驗具體操作

總之，ESD保護電路的設(shè)計是一項很復(fù)雜的系統(tǒng)工程，需要各個環(huán)節(jié)緊密配合。而且隨著先進工藝的采用，隨之而來的新問題也將日益增多，因此在未來所要做的工作還很多。

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Research on ESD Damage and Experimental Method of Integrated Circuit

Su Kun
（The 47th Research Institute of China Electronice Technology Group Corporation,Shenyang 110032,China）

Along with the development of the modem integrated circuit(IC)，there are smaller process characteristic size,thinner gate oxide and worse anti-static electricity capacity.For deep submicron IC's fabrication industry,damage of ESD(Electrostatic Discharge)is severer，so we must design appropriate protection circuit in the chip in order to decrease electrostatic effect．In this paper,the source of the ESD, the principle of damage,the protection measures and the electrostatic model are introduced in detail,the test methods of I/O,Pin-to-Pin,VDD-to-VSS and CDM are studied respectively,and the static testing and identification methods are described,which help designers to understand the methods of static, damage,protection,testing and identification,for the design of the circuit.

Static electricity；Test method；Discharge mode；Electrostatic design；Static study；Damage

10.3969/j.issn.1002-2279.2017.01.008

TN40

A

1002-2279-（2017）01-0027-06

蘇昆（1988-），男，黑龍江省綏芬河市人，助理工程師，主研方向：電子設(shè)計技術(shù)研究。

2016-06-24