董培培

（中國電子科技集團公司第四十七研究所,沈陽110032）

基于嵌入式微處理器IP核的SoC物理設(shè)計

董培培

（中國電子科技集團公司第四十七研究所,沈陽110032）

介紹了嵌入式微處理器IP硬核及SoC的物理設(shè)計方法和流程。針對SoC的復(fù)雜系統(tǒng)結(jié)構(gòu)與有限物理實現(xiàn)面積之間的矛盾，通過采用改變Cache存儲器類型、減少IP核引腳數(shù)量、IP核雙邊擺放引腳、區(qū)分高低頻時鐘、優(yōu)化電源網(wǎng)絡(luò)以及SoC頂層采用四層引出Pad等措施，對減小物理實現(xiàn)面積，優(yōu)化時序特性的方法進行了一些探索。SoC電路經(jīng)測試，其結(jié)果表明，SoC電路內(nèi)嵌的微處理器在常溫（25℃）常壓（1.2V）條件下最高工作頻率可以達到500MHz，功能正確，功耗小于2.0mW/MHz。這些措施對IP硬核的實現(xiàn)、SoC設(shè)計及基于標準單元庫和可復(fù)用IP核的超大規(guī)模集成電路設(shè)計，具有一定的指導(dǎo)意義。

SoC電路；IP硬核；物理設(shè)計；標準單元庫；實現(xiàn)面積；時序特性

1 引言

隨著電路設(shè)計和制造工藝的發(fā)展，集成電路的工藝線寬不斷縮小，集成密度越來越高，而開發(fā)周期卻越來越短，采用標準單元庫和可復(fù)用IP核成為大規(guī)模集成電路設(shè)計的主流[1-2]。IP標準化、接口標準化、片上總線標準化已成為大規(guī)模集成電路發(fā)展的基礎(chǔ)[3]。高性能、低功耗的微處理器設(shè)計是一項極其復(fù)雜的工作，采用成熟的嵌入式微處理器IP核，加入適當?shù)耐鈬娐?，快速推出具有市場競爭力的微處理器電路產(chǎn)品，已成為許多國際大公司微處理器研發(fā)的首選方案。

嵌入式微處理器具有高性能、低功耗、低成本、版本兼容性好等優(yōu)點，且擁有完善的開發(fā)工具和良好的軟件生態(tài)環(huán)境。隨著計算機、通信、消費電子一體化[4]趨勢的推進和嵌入式微處理器技術(shù)的發(fā)展，嵌入式微處理器的工作頻率越來越高，且集成了越來越多的外圍IP核，導(dǎo)致復(fù)雜的系統(tǒng)結(jié)構(gòu)與有限的物理實現(xiàn)面積之間的矛盾越來越突出。本文從物理設(shè)計的角度出發(fā)，研究基于嵌入式微處理器IP核的SoC物理設(shè)計的流程及技巧，探索這一矛盾的解決方法。

2 物理設(shè)計方法

本文的SoC設(shè)計采用基于IP單元的系統(tǒng)集成方法，其設(shè)計過程可以分為系統(tǒng)設(shè)計、IP核設(shè)計與評估、IP集成和SoC驗證[5]。在設(shè)計方法上，首先進行嵌入式微處理器IP硬核設(shè)計，然后配合PLL、總線控制器、系統(tǒng)控制器等模塊進行嵌入式微處理器SoC設(shè)計，整個SoC的物理設(shè)計流程如圖1所示。

圖1 SoC物理設(shè)計流程圖

SoC的功能和性能依據(jù)用戶需求制定，設(shè)計的IP硬核要能夠匹配系統(tǒng)的功能需求和時序指標,并給物理設(shè)計留有適當?shù)臅r序裕度[6]。在物理設(shè)計時，布局布線采用Cadence公司的Encounter工具，靜態(tài)時序分析采用Synopsys公司的PrimeTime工具，后端驗證（含LVS、DRC、ANT等）采用Mentor Graphics的Calibre工具。

3 物理設(shè)計實現(xiàn)

嵌入式微處理器IP硬核和SoC設(shè)計均采用SMIC 65nm工藝。嵌入式微處理器IP硬核要求面積小于3mm×3mm，SoC面積小于5mm×5mm。SoC要求在常溫(25℃)常壓(1.2V)條件下最高工作頻率大于500MHz，功耗小于2.0mW/MHz。

3.1 嵌入式微處理器IP硬核設(shè)計

對嵌入式微處理器軟核進行綜合，綜合后的網(wǎng)表包含近1600個引腳，近15萬個單元實例，Cache、MMU（Memory Management Unit）等結(jié)構(gòu)包含的RAM IP實例占用了近40%的目標硬核面積。由于標準單元和RAM單元的實例太多，小于3mm×3mm的IP硬核的物理設(shè)計近乎不可能。為實現(xiàn)小于3mm× 3mm的嵌入式微處理器IP硬核物理設(shè)計，主要采取了以下5種措施來減小單元擺放面積，優(yōu)化時序路徑延時。

（1）改變Cache存儲器類型

在相同容量的條件下，相較于SRAM，Register File類型的存儲器占用物理實現(xiàn)面積小，速度快，所以將Cache存儲器的類型由SRAM類型替換為Register File類型。這一替換使Cache存儲器的占用面積減小了近68%，極大地緩解了物理設(shè)計的布線擁塞。Register File類型存儲器通常不宜過大，適合于容量≤8KB的應(yīng)用，因此本設(shè)計采用4塊8KB Register File類型的存儲器構(gòu)成32KB存儲器，用作數(shù)據(jù)CACHE和指令CACHE。

（2）減少IP核引腳

IP軟核的最大優(yōu)點是用戶可以自行修改源代碼，修改源代碼需要對IP核的引腳功能及研制目標領(lǐng)域有深刻的了解，需要付出相當多的時間和精力[7]。本設(shè)計采用的嵌入式微處理器軟核的引腳數(shù)量近1600個，其中有些引腳的功能比較特殊，在用戶的目標應(yīng)用中未使用，所以，可以依據(jù)處理器的目標領(lǐng)域去掉一些不必要的引腳，使整個嵌入式微處理器IP硬核更加緊湊，使有用的引腳擺放更加合理。通過與用戶溝通，嵌入式微處理器IP硬核的引腳減少至1059個，減少了物理設(shè)計的DRC沖突，顯著改善了IP硬核的時序。倘若對嵌入式微處理器IP軟核沒有足夠的了解，不建議修改其源代碼。

（3）雙邊擺放引腳

IP硬核單元通常單邊擺放引腳，如果引腳太多，亦可根據(jù)引腳功能及相關(guān)單元擺放進行分組，采用兩邊擺放引腳的方式進行物理設(shè)計。本文研制的IP硬核采用了雙邊擺放引腳的方式，使標準單元擺放更加均勻、合理，改善了物理設(shè)計的時序。

（4）區(qū)分高低頻時鐘

本文采用的嵌入式微處理器軟核有6個時鐘輸入，綜合時，可以將它們集合在一起，用一個共同的時鐘名稱來表示，整體做為系統(tǒng)時鐘參考，這樣會提高非關(guān)鍵路徑的時序要求，對關(guān)鍵路徑的時序特征產(chǎn)生不利影響。最好的辦法是按時鐘的功能和頻率進行分組，降低非關(guān)鍵路徑的時序要求。在對IP軟核進行綜合時，將與嵌入式微處理器核工作相關(guān)的時鐘劃為高速時鐘，將與片上總線相關(guān)的時鐘劃為低速時鐘，二者工作頻率按2∶1處理，進而改善了物理設(shè)計的時序。

（5）優(yōu)化電源網(wǎng)絡(luò)

IP硬核物理設(shè)計時，電源網(wǎng)絡(luò)是非常重要的，合理的電源網(wǎng)絡(luò)不但能夠減小電源網(wǎng)絡(luò)的電壓降，為設(shè)計提供穩(wěn)定的電壓[8]，還能節(jié)省出許多布線資源，進而減少布線擁塞。IP硬核設(shè)計時依據(jù)布線擁塞和功耗分析結(jié)果對電源網(wǎng)絡(luò)進行了優(yōu)化，在保證可靠供電的前提下，增加了信號線的布線資源。

通過采取以上5種措施，解決了嵌入式微處理器IP硬核物理設(shè)計的布線擁塞和時序沖突，并使IP硬核的面積小于3mm×3mm。形式驗證、靜態(tài)時序分析、物理驗證和后仿真的結(jié)果證明：設(shè)計的IP硬核滿足目標要求。

3.2 嵌入式微處理器SoC設(shè)計

SoC由嵌入式微處理器IP硬核、PLL IP硬核、總線控制器、系統(tǒng)控制器等模塊組成，引出294個Pad，要求整個微處理器SoC的物理實現(xiàn)面積小于5mm×5mm。經(jīng)布局分析，該SoC為Pad-Limited設(shè)計，即Pad的大小和數(shù)量決定了SoC的物理實現(xiàn)面積。為解決Pad單元數(shù)量過多而導(dǎo)致SoC物理實現(xiàn)面積增大的問題，本設(shè)計采用四層引出Pad的方式，四層引出Pad示意圖如圖2所示。

圖2 四層引出Pad示意圖

經(jīng)靜態(tài)時序分析，本文設(shè)計的SoC滿足最高工作頻率大于500MHz的要求。對所設(shè)計的SoC進行后仿真，仿真結(jié)果表明滿足用戶指標要求，且功能正確。對添加圖2所示的Pad環(huán)后的版圖數(shù)據(jù)進行物理規(guī)則驗證并分析驗證結(jié)果，確認剩余的物理規(guī)則沖突全部可以忽略。

經(jīng)過綜合、布局布線、靜態(tài)時序分析、后仿真、物理規(guī)則驗證等步驟，成功地設(shè)計出一個占用面積小的嵌入式微處理器IP硬核單元，并完成了小于5mm×5mm的SoC物理設(shè)計。

4 結(jié)束語

經(jīng)過對SoC電路測試，結(jié)果表明：在常溫（25℃）常壓（1.2V）條件下，最高工作頻率可以達到500MHz以上，功能正確，功耗小于2.0mW/MHz。本文通過一款基于嵌入式微處理器IP核的SoC物理設(shè)計過程，介紹了嵌入式微處理器IP硬核、SoC的物理設(shè)計方法，探索了一些解決SoC的復(fù)雜系統(tǒng)結(jié)構(gòu)與有限物理實現(xiàn)面積之間矛盾的技巧，對基于標準單元和可復(fù)用IP核的大規(guī)模集成電路設(shè)計，尤其是SoC的物理設(shè)計，具有一定指導(dǎo)意義。

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Physical Design of SoC Based on Embedded Micro Processor Unit IP Core

Dong Peipei
（The 47th Institue of China Electronics Technology Group Corporation,Shenyang 110032,China）

The method and flow of physical design for IP hard core and SoC based on embedded Micro Processor Unit(MPU)IP core are introduced in this paper.Several methods are explored to solve the contradiction between the complicated system structure and the limited physical implementation area of SoC based on MPU IP core,such as changing memory type of Cache,reducing the pins of IP core,placing pins on double sides of IP core,distinguishing high frequency clock signal from low frequency clock signal,optimizing the power network and using four-line Pad bonding for the top design of SoC,so the physical implementation area can be reduced,and the timing slack can be optimized.The test results of the fabricated SoC show that the highest work frequency of the embedded MPU in the designed SoC can reach 500MHz at the condition of normal temperature(25℃)and normal power supply(1.2V),the function is correct,and the power consumption is smaller than 2.0mW/MHz. This paper has reference value for customization of IP hard core,design of SoC and VLSI design using standard cell library and reusable IP cores.

SoC chip；IP hard core；Physical design；Standard cell library；Implementation area；Timing feature

10.3969/j.issn.1002-2279.2017.01.004

TN47

A

1002-2279-（2017）01-0013-03

董培培（1984-），男，河南省新鄭市人，工程師，主研方向：CMOS集成電路設(shè)計。

2016-01-25