張志偉，靳 鴻，崔建峰，王 健，李祖博

(1.中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051；2.中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051；3.北方自動(dòng)化控制技術(shù)研究所，山西 太原 030006)

高速大容量雙冗余機(jī)載雷達(dá)數(shù)據(jù)記錄儀設(shè)計(jì)

張志偉1,2，靳 鴻1,2，崔建峰1,2，王 健3，李祖博1,2

(1.中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051；2.中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051；3.北方自動(dòng)化控制技術(shù)研究所，山西 太原 030006)

針對(duì)高速機(jī)載雷達(dá)數(shù)據(jù)傳輸速度快、數(shù)據(jù)量龐大的特點(diǎn)，設(shè)計(jì)了一種基于FPGA的高速大容量雙冗余載雷達(dá)數(shù)據(jù)存儲(chǔ)系統(tǒng)。系統(tǒng)以FPGA為邏輯控制中心，采用高速FIFO和Flash流水線操作實(shí)現(xiàn)了高速雷達(dá)數(shù)據(jù)無縫緩存和連續(xù)高速存儲(chǔ)，并采用二維無效塊檢測(cè)列表刷新算法保證了雙冗余數(shù)據(jù)的可靠性，減少了FPGA內(nèi)部資源的占用。試驗(yàn)結(jié)果表明：系統(tǒng)工作穩(wěn)定，記錄數(shù)據(jù)完整準(zhǔn)確，能夠?qū)崿F(xiàn)對(duì)傳輸速率為24 MiB/s高速并行雷達(dá)數(shù)據(jù)的雙冗余存儲(chǔ)。

飛行器儀表、設(shè)備；機(jī)載雷達(dá)數(shù)據(jù)；雙冗余；高速FIFO；Flash流水線操作

機(jī)載雷達(dá)能夠準(zhǔn)確地探測(cè)相關(guān)目標(biāo)的距離、速度、方位等狀態(tài)參數(shù)，在保證飛機(jī)器的飛行安全方面起著重要的作用。在飛行器飛行試驗(yàn)中，機(jī)載雷達(dá)數(shù)據(jù)存儲(chǔ)系統(tǒng)作為重要的記錄設(shè)備，記錄著飛行器的重要工作環(huán)境參數(shù)和飛行動(dòng)態(tài)參數(shù)，為飛行器機(jī)載雷達(dá)的改進(jìn)設(shè)計(jì)提供了可靠的試驗(yàn)依據(jù)。隨著機(jī)載雷達(dá)數(shù)據(jù)傳輸速度以及數(shù)據(jù)量的不斷增加，要求記錄儀具有存儲(chǔ)容量大、存儲(chǔ)速度塊、存儲(chǔ)數(shù)據(jù)完整度高等特點(diǎn)[1-3]。針對(duì)相關(guān)課題的技術(shù)指標(biāo)及要求，設(shè)計(jì)了一種基于FPGA的高速大容量雙冗余機(jī)載雷達(dá)數(shù)據(jù)存儲(chǔ)系統(tǒng)。

1 系統(tǒng)總體設(shè)計(jì)

某機(jī)載雷達(dá)回波數(shù)據(jù)的發(fā)送接口采用了驅(qū)動(dòng)芯片DS90LV047A；雷達(dá)回波數(shù)據(jù)的發(fā)送形式為：8位并行數(shù)據(jù)DB[7∶0]、1位時(shí)鐘信號(hào)CLK和1位寫使能信號(hào)wren；所有數(shù)據(jù)都采用LVDS低壓差分形式進(jìn)行傳輸，數(shù)據(jù)傳輸速率為24 MiB/s;要求數(shù)據(jù)以字節(jié)為單位進(jìn)行存儲(chǔ)，存儲(chǔ)容量不小于30 GiB，且雙冗余存儲(chǔ)。雷達(dá)回波數(shù)據(jù)發(fā)送時(shí)序如圖1所示,wren跳變與時(shí)鐘上升沿之間的延遲時(shí)間tp≤20 ns。

雷達(dá)回波數(shù)據(jù)存儲(chǔ)系統(tǒng)實(shí)現(xiàn)的功能是：接收8位并行LVDS數(shù)據(jù)，通過LVDS接口電路轉(zhuǎn)換為TTL電平形式的8位并行數(shù)據(jù)，數(shù)據(jù)經(jīng)過隔離后由控制單元FPGA內(nèi)部的FIFO接收緩存，然后在FPGA的控制下寫入Flash存儲(chǔ)介質(zhì)中。雷達(dá)回波數(shù)據(jù)存儲(chǔ)系統(tǒng)結(jié)構(gòu)框圖如圖2所示。

2 系統(tǒng)硬件設(shè)計(jì)

2.1 接口電路設(shè)計(jì)

由于雷達(dá)回波數(shù)據(jù)的發(fā)送接口采用了驅(qū)動(dòng)芯片DS90LV047A，所以接口電路的數(shù)據(jù)接收芯片選用了3片與之匹配的DS90LV048A，其中2片用來接收8位并行LVDS數(shù)據(jù)，另外一片接收1位時(shí)鐘信號(hào)CLK和1位寫使能控制信號(hào)wren。為了保證信號(hào)源數(shù)據(jù)傳輸?shù)姆€(wěn)定性，DS90LV048A輸出的信號(hào)通過數(shù)字隔離芯片ADUM3440數(shù)字隔離處理后，最后輸入FPGA。

2.2 控制模塊設(shè)計(jì)

設(shè)計(jì)采用FPGA作為系統(tǒng)內(nèi)部的核心控制單元，主要用來實(shí)現(xiàn)數(shù)據(jù)接收與存儲(chǔ)過程的邏輯控制、無效塊檢測(cè)列表以及數(shù)據(jù)緩存FIFO的構(gòu)建等功能，而這些功能都需要開發(fā)FPGA內(nèi)部的邏輯資源，通過硬件描述語言來實(shí)現(xiàn)。

2.3 存儲(chǔ)模塊設(shè)計(jì)

按照要求，并行雷達(dá)回波數(shù)據(jù)傳輸速率為24 MiB/s，存儲(chǔ)容量不小于30 GiB。因此，采用16片NAND型Flash芯片K9WBG08U1M作為存儲(chǔ)介質(zhì)[4-5]，其中8片K9WBG08U1M存儲(chǔ)芯片作為主存，每4片K9WBG08U1M組成一組16 GiB的存儲(chǔ)單元，每組采用流水線操作進(jìn)行擴(kuò)展，兩組按順序存儲(chǔ)方式存儲(chǔ)，存儲(chǔ)容量共32 GiB滿足存儲(chǔ)容量不小于30 GiB的要求。另外8片F(xiàn)lash存儲(chǔ)芯片為備份，同步存儲(chǔ)。

K9WBG08U1M一頁的存儲(chǔ)容量是4 KiB。芯片的存儲(chǔ)時(shí)間分為加載時(shí)間和編程時(shí)間兩部分，寫滿一頁所需的命令、地址和數(shù)據(jù)的加載時(shí)間總共為102.5 μs，編程的典型時(shí)間為200 μs，最大編程時(shí)間為700 μs[6]，若采用順序存儲(chǔ)方式，對(duì)單片F(xiàn)lash而言，單片存儲(chǔ)速率介于5.1～13.54 MiB/s之間，無法實(shí)現(xiàn)24 MiB/s傳輸速率的連續(xù)存儲(chǔ)。由于每片K9KAG08U1M由兩片K9KAG08U0M組成，故每組16 GiB存儲(chǔ)單元共由8片K9KAG08U0M組成，為了最大限度提高Flash芯片的存儲(chǔ)速度，每組存儲(chǔ)單元采用了流水線技術(shù)[7-8]，流水線技術(shù)的原理圖如圖3所示。

每組存儲(chǔ)單元共需要進(jìn)行8次加載操作，后面7次的加載時(shí)間一共為7×102.5 μs=717.5 μs，大于最大編程時(shí)間700 μs，因此每組存儲(chǔ)單元的存儲(chǔ)速率為4 KiB÷102.5 μs≈39.96 MiB/s，滿足24 MiB/s的存儲(chǔ)速度要求。

3 FPGA邏輯控制器設(shè)計(jì)

3.1 接口控制程序設(shè)計(jì)

系統(tǒng)啟動(dòng)記錄后，F(xiàn)PGA將接口芯片DS92LV048A的使能管腳EN拉高，使3片DS92LV048A同時(shí)進(jìn)入接收狀態(tài)，當(dāng)FPGA判斷到寫使能信號(hào)wren處于高電平時(shí)，8位并行LVDS數(shù)據(jù)在時(shí)鐘信號(hào)CLK的驅(qū)動(dòng)下發(fā)送到接收芯片DS92LV048A的數(shù)據(jù)輸入端口，經(jīng)過DS92LV048A轉(zhuǎn)換為8位并行TTL數(shù)據(jù)輸出。并行雷達(dá)數(shù)據(jù)接收時(shí)序設(shè)計(jì)如圖4所示。

3.2 緩存模塊設(shè)計(jì)

為了保證傳輸數(shù)據(jù)的連續(xù)性，在采集過程中，采用FPGA內(nèi)部的兩片獨(dú)立的高速FIFO實(shí)現(xiàn)對(duì)DS92LV048A輸出的8位LVDS并行數(shù)據(jù)無縫緩沖。Flash寫操作是以頁(1頁容量為4 KiB)為單位進(jìn)行，故設(shè)置FIFO的容量為4 096×8位，深度為N=4 096，兩片F(xiàn)IFO構(gòu)成了乒乓機(jī)制，一片F(xiàn)IFO接收并行雷達(dá)數(shù)據(jù)的同時(shí)另一片F(xiàn)IFO發(fā)送并行雷達(dá)數(shù)據(jù)。系統(tǒng)上電后，先對(duì)FIFO1和FIFO2進(jìn)行初始化處理，清空兩片F(xiàn)IFO中的數(shù)據(jù)，當(dāng)wren處于高電平時(shí)，首先使FIFO1寫使能有效，以寫入時(shí)鐘FWR(FWR=24 MHz)將8位并行雷達(dá)數(shù)據(jù)選擇分配到FIFO1中；若檢測(cè)到FIFO1的全滿標(biāo)記信號(hào)FF1為高，則使FIFO2寫使能有效，雷達(dá)數(shù)據(jù)緩存到FIFO2，同時(shí)Flash進(jìn)入開始頁編程狀態(tài)，并以30 MHz寫時(shí)鐘tWC加載FIFO1中的數(shù)據(jù)；同理，若檢測(cè)到FIFO2的全滿標(biāo)記信號(hào)FF2為高，再次緩存到FIFO1，同時(shí)Flash進(jìn)入下一頁編程狀態(tài)，并以30 MHz的時(shí)鐘加載FIFO1中的數(shù)據(jù)，實(shí)現(xiàn)了并行雷達(dá)數(shù)據(jù)的無縫緩存。

3.3 Flash控制關(guān)鍵程序設(shè)計(jì)

3.3.1 二維無效塊信息列表算法設(shè)計(jì)

Flash在出廠時(shí)本身就存在無效塊，而且在使用過程中還會(huì)不斷地產(chǎn)生新的無效塊。按照“判一塊寫一塊”方法[9-10]嚴(yán)重影響Flash的寫入速度，無法實(shí)現(xiàn)高速存儲(chǔ)。另外，針對(duì)大容量雙冗余的存儲(chǔ)要求，使用多個(gè)無效塊信息列表，無疑增加FPGA內(nèi)部的邏輯資源和程序操作的復(fù)雜度。

針對(duì)上述問題，以及為了保證雙冗余數(shù)據(jù)的可靠性，設(shè)計(jì)了一種二維無效塊信息列表刷新算法，在執(zhí)行無效塊檢測(cè)之前，創(chuàng)建一個(gè)無效塊信息列表，用來標(biāo)記無效塊信息，且列表地址與存儲(chǔ)單元塊地址保持相同。該無效塊檢測(cè)流程圖如圖5所示。

系統(tǒng)初始化完成后，無效塊信息列表的內(nèi)容都為有效塊，之后依次對(duì)兩組存儲(chǔ)單元的主存和備份執(zhí)行無效塊檢測(cè)，檢測(cè)的結(jié)果進(jìn)行“或”運(yùn)算后，標(biāo)記在對(duì)應(yīng)的無效塊信息表地址上，這樣就保證在寫入時(shí)跳過相同地址的存儲(chǔ)塊，程序操作保持同步。

K9WBG08U1M內(nèi)部有8 192×2個(gè)存儲(chǔ)塊，那么每組Flash存儲(chǔ)單元的主存或備份就有8 192×8=65 536個(gè)存儲(chǔ)塊，每組無效塊檢測(cè)結(jié)果需要1位二進(jìn)制數(shù)(“1”代表無效塊，“0”代表有效塊)來標(biāo)記，所以兩組共需要建立一個(gè)存儲(chǔ)容量為65 536×2 bit的二維無效塊信息列表來存放每組壞塊的標(biāo)記信息。利用FPGA內(nèi)部的邏輯資源開辟了一個(gè)容量為65 536×2 bit的RAM，低位代表第1組的無效塊檢測(cè)結(jié)果，高位則代表第2組的無效塊檢測(cè)結(jié)果。整個(gè)64 GiB存儲(chǔ)單元只需要建立一個(gè)二維無效塊檢測(cè)列表，極大地減少了FPGA內(nèi)部資源的占用。

3.3.2 雙冗余存儲(chǔ)邏輯設(shè)計(jì)

系統(tǒng)采用了雙冗余設(shè)計(jì)思想，系統(tǒng)上電后進(jìn)行初始化，初始化完成后，若FPGA內(nèi)部的FIFO1或者FIFO2產(chǎn)生全滿標(biāo)志信號(hào)，則開始將產(chǎn)生全滿標(biāo)志信號(hào)的FIFO中的數(shù)據(jù)讀出，同時(shí)寫入一組Flash的主存與備份里，再進(jìn)行寫操作流程判斷。雙冗余存儲(chǔ)邏輯設(shè)計(jì)流程圖如圖6所示。

4 試驗(yàn)結(jié)果分析

4.1 FIFO無縫緩存可行性分析

FPGA內(nèi)部FIFO1寫滿，則輸出全滿標(biāo)志信號(hào)FF1，F(xiàn)lash邏輯控制模塊檢測(cè)到FF1信號(hào)后，F(xiàn)lash進(jìn)入頁加載狀態(tài)，經(jīng)過頁編程的命令(80h)、地址加載及tADL之后，開始以tWC為寫時(shí)鐘加載FIFO1中存儲(chǔ)的數(shù)據(jù)。數(shù)據(jù)加載完畢后，經(jīng)過頁編程的命令(10h)加載和tWB之后，F(xiàn)lash進(jìn)入編程狀態(tài)，此時(shí)改變Flash存儲(chǔ)芯片的存儲(chǔ)地址，然后去檢測(cè)FIFO2的全滿標(biāo)志信號(hào)FF2。K9WBG08U1M芯片頁編程操作部分時(shí)序圖如圖7所示。

1)頁編程所有的命令和地址加載時(shí)間t1為

t1=7tWC

tADL=5tWC

3)Flash頁編程對(duì)FIFO1中全部數(shù)據(jù)的加載時(shí)間t2為

t2=NtWC

4)在FIFO1中的所有數(shù)據(jù)寫滿Flash一頁的過程中，頁編程所有命令、地址和數(shù)據(jù)的加載到時(shí)間t3為

t3=t1+tADL+t2+tWB≤135.66 μs

5)FIFO2寫滿需要的時(shí)間t為

t3

4.2 流水線操作可行性分析

圖8為某次測(cè)試試驗(yàn)時(shí)，使用SignalTapⅡ Logic Analyzer軟件對(duì)Flash頁編程操作的在線仿真時(shí)序圖，邏輯分析器的采樣時(shí)鐘fs為2 MHz。由圖可以估算出寫滿一頁所需的命令、地址和數(shù)據(jù)的加載時(shí)間tLOAD需要采樣時(shí)鐘個(gè)數(shù)N1=762-491=271，則

每組存儲(chǔ)單元共進(jìn)行8次加載操作，后面7次的加載時(shí)間為7×135.5 μs=948.5 μs，大于最大編程時(shí)間700 μs，滿足流水線操作要求。

一組16 GiB存儲(chǔ)單元流水線操作的存儲(chǔ)速率v1為

滿足24 MiB/s的存儲(chǔ)速度要求。

4.3 雙冗余功能試驗(yàn)結(jié)果及分析

采用地面試驗(yàn)平臺(tái)對(duì)記錄儀進(jìn)行測(cè)試。設(shè)置某一頻率為0.75 MHz的方波信號(hào)經(jīng)過12 MHz時(shí)鐘頻率采樣、16位分辨率A/D轉(zhuǎn)換、低8位和高8位依次傳輸和LVDS電平轉(zhuǎn)換后，模擬傳輸速率為24 MiB/s的8位并行雷達(dá)回波數(shù)據(jù)。記錄完畢后，對(duì)第1組Flash存儲(chǔ)單元的主存和備份數(shù)據(jù)都進(jìn)行回讀分析，經(jīng)上位機(jī)軟件回讀后的部分測(cè)試數(shù)據(jù)如圖9、10所示，圖中標(biāo)記部分為幀尾和幀計(jì)數(shù)，幀格式為32×16。

從圖9、10的數(shù)據(jù)可知，第1組Flash存儲(chǔ)單元的主存和備份數(shù)據(jù)完全相同，且?guī)瑪?shù)據(jù)記錄完整，幀計(jì)數(shù)連續(xù)，結(jié)構(gòu)完整，驗(yàn)證了記錄儀的雙冗余功能。

圖11為上位機(jī)軟件回讀主存數(shù)據(jù)后的波形，橫坐標(biāo)代表采樣點(diǎn)數(shù)(十進(jìn)制)，采樣頻率為24 MHz,縱坐標(biāo)代表采樣信號(hào)的bit值(十進(jìn)制)，從圖中可以算出，一個(gè)周期采樣點(diǎn)數(shù)N2為32，其中16個(gè)最大值3 487和最小值200分別對(duì)應(yīng)圖7中一幀數(shù)據(jù)的連續(xù)16個(gè)9F0D和連續(xù)16個(gè)C800,且一個(gè)周期采樣點(diǎn)數(shù)N2為

從而驗(yàn)證了存儲(chǔ)數(shù)據(jù)與信號(hào)源數(shù)據(jù)的一致性。

通過改變方波信號(hào)的幅值和頻率，對(duì)記錄儀進(jìn)行多次試驗(yàn)，記錄儀均能正常工作，且實(shí)現(xiàn)數(shù)據(jù)可靠的雙冗余存儲(chǔ)功能。

5 結(jié)束語

筆者介紹了一種基于FPGA的高速大容量雙冗余機(jī)載雷達(dá)數(shù)據(jù)記錄儀，實(shí)現(xiàn)對(duì)傳輸速率為24 MiB/s的8路并行機(jī)載雷達(dá)回波數(shù)據(jù)采集并實(shí)時(shí)存儲(chǔ)，重點(diǎn)介紹了FIFO無縫緩存、流水線操作和二維無效塊檢測(cè)列表刷新算法3項(xiàng)關(guān)鍵技術(shù)。經(jīng)試驗(yàn)測(cè)試，存儲(chǔ)速度達(dá)到28.83 MiB/s，且雙冗余存儲(chǔ)數(shù)據(jù)準(zhǔn)確，滿足技術(shù)指標(biāo)及要求，為高速機(jī)載雷達(dá)數(shù)據(jù)的采集存儲(chǔ)提供了一種全新的實(shí)現(xiàn)手段。該記錄儀具有存儲(chǔ)容量大，存儲(chǔ)速度快、存儲(chǔ)數(shù)據(jù)完整度高等特點(diǎn)，具有廣闊的應(yīng)用前景。

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High Speed and Large Capacity Double Redundancy Airborne Radar Data Recorder

ZHANG Zhiwei1,2,JIN Hong1,2,CUI Jianfeng1,2,WANG Jian2,LI Zubo1,2

(1.National Key Laboratory for Electronic Measurement Technology,NUC, Taiyuan 030051, Shanxi，China;2.Key Laboratory of Electronic Science & Dynamic Measurement of Ministry of Education,NUC,Taiyuan 030051,Shanxi，China；3.North Automatic Control Technology Institute，Taiyuan 030006，Shanxi，China)

In response to the characteristics of high-speed transmission and huge amount of airborne radar data, designed was a high speed and double redundancy airborne radar data storage system based on FPGA.The core of the system was FPGA logic control, which makes use of high speed FIFO and Flash pipeline operation to achieve high-speed seamless and continuous high speed storage, and makes use of two dimensional invalid block detection list refresh algorithm to ensure the reliability of double redundancy data and reduce the occupation of the internal resources of FPGA. Test results show that the system is stable and the record data is complete and accurate, which is competent for the realization of double redundancy storage of the transmission rate of 24 MiB/s high speed parallel radar data.

instrument and equipment of aerocraft；airborne radar signal；double redundancy；high speed FIFO；Flash pipeline operation

10.19323/j.issn.1673-6524.2017.01.013

2016-03-17

國(guó)家自然科學(xué)基金項(xiàng)目(61471385)

張志偉(1991—)，男，碩士研究生，主要從事智能儀器技術(shù)研究。E-mail：zzw18234139510@163.com

TP33

A

1673-6524(2017)01-0063-06