李 勇,魏廷存,鄭海林

(1.中國電子科技集團(tuán)第二十八研究所，南京 210007; 2.西北工業(yè)大學(xué) 計算機(jī)學(xué)院，西安 710072)

基于FPGA的MDDI數(shù)據(jù)處理電路實(shí)現(xiàn)

李 勇1,魏廷存2,鄭海林1

(1.中國電子科技集團(tuán)第二十八研究所，南京 210007; 2.西北工業(yè)大學(xué) 計算機(jī)學(xué)院，西安 710072)

介紹了一種基于FPGA的MDDI(mobiledisplaydigitalinterface)數(shù)據(jù)處理電路設(shè)計；基于單片集成AM-OLED驅(qū)動控制芯片的設(shè)計需求以及并行數(shù)據(jù)總線在移動顯示設(shè)備上存在的不足，設(shè)計了MDDI數(shù)據(jù)處理電路；MDDI作為一種高速串行移動顯示數(shù)字接口標(biāo)準(zhǔn)，具有連線數(shù)量少，信號傳輸可靠性高，低功耗等特點(diǎn)，廣泛應(yīng)用于移動顯示終端領(lǐng)域；所設(shè)計的MDDIType2主端數(shù)據(jù)處理電路采用兩級狀態(tài)機(jī)控制內(nèi)部電路，主狀態(tài)機(jī)用于控制從狀態(tài)機(jī)的狀態(tài)切換，從狀態(tài)機(jī)則用于實(shí)現(xiàn)MDDI數(shù)據(jù)的生成；通過加入可配置寄存器，實(shí)現(xiàn)對數(shù)據(jù)包生成和接口模式的控制；采用Verilog語言編寫RTL級代碼實(shí)現(xiàn)MDDIType2數(shù)據(jù)處理電路軟核；使用Xilinx工具綜合的結(jié)果表明，該數(shù)據(jù)處理電路能夠支持480-RGB×320、26萬色的AM-OLED顯示屏，數(shù)據(jù)傳輸速率可達(dá)180Mbps，其性能指標(biāo)滿足系統(tǒng)設(shè)計要求。

移動顯示數(shù)字接口；數(shù)據(jù)處理電路；有源-有機(jī)發(fā)光二極管驅(qū)動芯片；串行接口

0 引言

AM-OLED(active matrix-organic light emitting diode，有源-有機(jī)發(fā)光二極管)，具有響應(yīng)速度快、高畫質(zhì)、低功耗以及輕薄的特點(diǎn)，被公認(rèn)為下一代平板顯示的主流技術(shù)[1-2]。近年來，隨著AM-OLED的制造工藝和量產(chǎn)技術(shù)不斷進(jìn)步，AM-OLED已成功應(yīng)用于手機(jī)、數(shù)碼相機(jī)、平板電視等消費(fèi)類電子產(chǎn)品中。隨著顯示屏的尺寸、分辨率和顏色數(shù)的不斷增加，主機(jī)與顯示屏之間的數(shù)據(jù)傳輸量也急劇增加。為此，在手機(jī)等便攜式顯示產(chǎn)品中，面向VESA(video electronics standards association)的高速串行接口MDDI(mobile display digital interface)得到了越來越廣泛的應(yīng)用[3]。

MDDI作為一種新型的高速串行數(shù)據(jù)接口，具有連線少、傳輸數(shù)據(jù)速度快和低功耗的特點(diǎn)，在驅(qū)動芯片中作為主機(jī)與顯示屏之間的高速數(shù)據(jù)通信接口。根據(jù)MDDI協(xié)議，主端數(shù)據(jù)處理電路的功能是，接收微處理器寫入的控制信號和數(shù)據(jù)信號，數(shù)據(jù)處理電路生成符合協(xié)議的控制數(shù)據(jù)包和顯示數(shù)據(jù)包，并通過LVDS接口發(fā)送給MDDI客戶端?；趩纹葾M-OLED驅(qū)動控制芯片的設(shè)計需求，設(shè)計了MDDI的主端數(shù)據(jù)處理電路，可作為IP核應(yīng)用于AM-OLED驅(qū)動控制芯片中。

1 MDDI概述

圖1所示為MDDI主端和客端連接示意圖。數(shù)據(jù)從主端向客端發(fā)送為前向鏈接，從客端向主端發(fā)送為反向鏈接。MDDI對數(shù)據(jù)傳輸?shù)奈锢韺雍玩溄訉佣甲隽嗣鞔_的規(guī)定。

圖1 MDDI主端和客端連接示意圖

物理層上，MDDI采用LVDS(low-voltage differential signaling)技術(shù)。與傳統(tǒng)的LVDS接口不同的是，MDDI在信號傳輸之前采用數(shù)據(jù)-觸發(fā)編碼對時鐘進(jìn)行編碼，在通道中實(shí)際傳輸?shù)氖菙?shù)據(jù)MDDI_Data0和經(jīng)過數(shù)據(jù)-觸發(fā)編碼的MDDI_Stb信號。客端通過將接收到的MDDI_Data0與MDDI_Stb信號進(jìn)行異或操作，就可將包含在Data0和Stb信號線上的時鐘信息恢復(fù)，恢復(fù)后的時鐘信號頻率為主端發(fā)送頻率的1/2。與LVDS接口中直接傳輸數(shù)據(jù)和時鐘相比，MDDI顯著提高了高速數(shù)據(jù)傳輸時的抗干擾能力。

鏈接層上，MDDI協(xié)議規(guī)定了40多種類型的數(shù)據(jù)包，這些數(shù)據(jù)包用于實(shí)現(xiàn)包括顯示屏在內(nèi)的許多外設(shè)同主機(jī)間的數(shù)據(jù)通信。MDDI數(shù)據(jù)包由數(shù)據(jù)包長度、數(shù)據(jù)包類型、數(shù)據(jù)和CRC校驗(yàn)位4個部分組成[4]。圖2所示為數(shù)據(jù)包和幀結(jié)構(gòu)。

圖2 MDDI的數(shù)據(jù)包和數(shù)據(jù)幀結(jié)構(gòu)

根據(jù)系統(tǒng)設(shè)計的需要，所設(shè)計的電路支持5種前向傳輸數(shù)據(jù)包與4種反向傳輸數(shù)據(jù)包，表1所示為這9種數(shù)據(jù)包的名稱與作用。

表1 驅(qū)動控制電路支持的9種MDDI數(shù)據(jù)包

Video Stream Packet用于傳輸圖像顯示數(shù)據(jù)；Register Access Packet用于初始化寄存器配置信息；Round-Trip Delay Measurement Packet用于測量環(huán)路傳輸延時；Reverse Link Encapsulation Packet用于反向數(shù)據(jù)的傳輸；Client Capability Packet與Client Request and Status Packet則是客端發(fā)送給主端用于配置主客端鏈接的數(shù)據(jù)包。

2 MDDI主端數(shù)據(jù)處理電路的系統(tǒng)結(jié)構(gòu)

本文設(shè)計的MDDI數(shù)據(jù)處理電路應(yīng)用于MDDI的主端，它接收MCU寫入的圖像數(shù)據(jù)和控制信息，并根據(jù)控制信息產(chǎn)生相應(yīng)的數(shù)據(jù)包，完成數(shù)據(jù)發(fā)送。圖3所示為本文設(shè)計的MDDI(Type2)主端數(shù)據(jù)處理電路的系統(tǒng)結(jié)構(gòu)框圖。該系統(tǒng)主要由特殊功能寄存器(SFR)、先進(jìn)先出存儲器(FIFO)、喚醒電路(Wake-up Checker)、鏈接控制器(Link Controller)、CRC校驗(yàn)電路(CRC Block)、串行發(fā)送模塊(TX Driver)和并行接收模塊(RX Driver)等構(gòu)成。

圖3 MDDI主端數(shù)據(jù)處理電路結(jié)構(gòu)

MDDI主機(jī)可作為IP核掛載在微處理器總線上。微處理器通過地址總線和數(shù)據(jù)總線將控制信號和數(shù)據(jù)信號寫入MDDI主機(jī)，主機(jī)產(chǎn)生符合協(xié)議的數(shù)據(jù)包并通過LVDS接口發(fā)送給MDDI客戶端。控制信號寫入特殊功能寄存器，該模塊主要用于控制主機(jī)系統(tǒng)的接口模式和鏈接控制模塊的數(shù)據(jù)包生成，配置數(shù)據(jù)包中相關(guān)參數(shù)值，如子幀長度、反向鏈接標(biāo)識和讀寫信息等。數(shù)據(jù)信號則是多媒體數(shù)據(jù)流，它用于AM-OLED顯示。寫入FIFO中的多媒體數(shù)據(jù)以8-bit形式向鏈接控制模塊和CRC校驗(yàn)電路傳輸。CRC校驗(yàn)電路采用16-bit的循環(huán)冗余校驗(yàn)算法產(chǎn)生校驗(yàn)結(jié)果，并傳輸給鏈接控制模塊。鏈接控制模塊根據(jù)控制信號生成Sub-frame Header Packet 、Video Stream Packet等6種前向傳輸數(shù)據(jù)包，最后以8-bit數(shù)據(jù)形式寫入串行發(fā)送模塊，經(jīng)串行化處理后，將數(shù)據(jù)和數(shù)據(jù)-脈沖編碼信號發(fā)送到MDDI客戶端。

3 關(guān)鍵模塊設(shè)計

3.1 數(shù)據(jù)-觸發(fā)編碼電路(Strobe)

串行數(shù)據(jù)在發(fā)送到LVDS接口之前，需要經(jīng)過數(shù)據(jù)-觸發(fā)編碼電路對數(shù)據(jù)和時鐘信號進(jìn)行編碼，實(shí)際在LVDS通道中傳輸?shù)氖菙?shù)據(jù)和經(jīng)過編碼的脈沖信號，圖4為數(shù)據(jù)-觸發(fā)編碼電路。其工作原理是：假如輸入數(shù)據(jù)發(fā)生改變，則MDDI_Stb保持原狀態(tài)不變；但如果輸入數(shù)據(jù)未發(fā)生改變，則MDDI_Stb發(fā)生改變。換句話就是，在每個時鐘周期MDDI_Data和MDDI_Stb之間有且僅有一位發(fā)生改變，其時序如圖5所示。

圖4 數(shù)據(jù)-觸發(fā)編碼電路

圖5 數(shù)據(jù)-觸發(fā)編碼電路時序圖

3.2 鏈接控制器(Link Controller)

鏈接控制模塊用于生成前向鏈接數(shù)據(jù)包，同時解析客戶端發(fā)送的反向鏈接數(shù)據(jù)包，根據(jù)客戶端的解碼能力、接口性能等改變主機(jī)數(shù)據(jù)包參數(shù)和發(fā)送速率，實(shí)現(xiàn)主機(jī)-客戶端鏈接最優(yōu)化。該部分是主機(jī)數(shù)據(jù)處理電路的最重要模塊。

鏈接控制模塊主要由狀態(tài)機(jī)實(shí)現(xiàn)，圖6所示為鏈接控制模塊的框圖[5]。該狀態(tài)機(jī)由主狀態(tài)機(jī)(Main FSM)、前向鏈接狀態(tài)機(jī)(Forward FSM)、關(guān)斷狀態(tài)機(jī)(Shutdown FSM)和服務(wù)請求狀態(tài)機(jī)(Service-request FSM)。

圖6 鏈接控制模塊框圖

鏈接控制模塊讀取寄存器堆中相關(guān)控制信號用于配置MDDI數(shù)據(jù)包中的相關(guān)參數(shù)；讀取FIFO中的圖像數(shù)據(jù)生成Video Stream Packet中的Pixel Data部分，最后將生成的數(shù)據(jù)包發(fā)送到串并轉(zhuǎn)換模塊。主狀態(tài)機(jī)控制前向鏈接狀態(tài)機(jī)、關(guān)斷狀態(tài)機(jī)和服務(wù)請求狀態(tài)機(jī)之間的切換，選擇其中一種狀態(tài)機(jī)產(chǎn)生MDDI數(shù)據(jù)包，并通過選擇控制信號(TX_Sel)控制選擇器的輸出。同時，主狀態(tài)機(jī)通過TX_Driver控制驅(qū)動器的關(guān)斷。為了降低設(shè)計復(fù)雜度，本系統(tǒng)將狀態(tài)機(jī)分為主狀態(tài)機(jī)和子狀態(tài)機(jī)兩級實(shí)現(xiàn)。

3.2.1 主狀態(tài)機(jī)(Main FSM)

圖7為主狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖，表2為主狀態(tài)機(jī)跳轉(zhuǎn)指令。系統(tǒng)上電復(fù)位后，狀態(tài)機(jī)默認(rèn)處于休眠狀態(tài)(Hibernation State)，這樣保證了內(nèi)部電路能充分復(fù)位，高速驅(qū)動器和接收器能進(jìn)入穩(wěn)定的工作狀態(tài)。當(dāng)特殊功能寄存器中的狀態(tài)控制寄存器Bit[0]有效時，狀態(tài)機(jī)進(jìn)入服務(wù)請求狀態(tài)(Service_request State)。主狀態(tài)機(jī)控制服務(wù)請求狀態(tài)機(jī)(Service_request FSM)產(chǎn)生鏈接重啟序列，通過選擇電路選擇服務(wù)請求狀態(tài)機(jī)的輸出，以喚醒客戶端進(jìn)入鏈接同步狀態(tài)。當(dāng)鏈接重啟序列發(fā)送結(jié)束，且狀態(tài)控制寄存器的Bit[1]有效時，鏈接控制狀態(tài)機(jī)進(jìn)入前向鏈接狀態(tài)(Forward State)。主狀態(tài)機(jī)讀取寄存器堆中的相關(guān)數(shù)據(jù)包參數(shù)和FIFO中的圖像數(shù)據(jù)，控制前向鏈接狀態(tài)機(jī)(Forward FSM)產(chǎn)生Sub-frame Header Packet、Video Stream Packet、Round Trip Measurement Packet、Register Access Packet、Reverse Link Encapsulation Packet等前向鏈接數(shù)據(jù)包。當(dāng)前向鏈接狀態(tài)結(jié)束，狀態(tài)控制寄存器Bit[7]有效時，鏈接控制狀態(tài)機(jī)進(jìn)入鏈接關(guān)斷狀態(tài)(Link-shutdown State)，這時主狀態(tài)機(jī)選擇關(guān)斷鏈接狀態(tài)機(jī)(Shutdown FSM)產(chǎn)生關(guān)斷數(shù)據(jù)包關(guān)斷客戶端，使主機(jī)和客戶端都進(jìn)入休眠狀態(tài)，以降低MDDI系統(tǒng)功耗。接下來，文章將詳細(xì)分析各個狀態(tài)的轉(zhuǎn)移關(guān)系以及相關(guān)時序。

圖7 主狀態(tài)機(jī)

表2 主狀態(tài)跳轉(zhuǎn)指令

3.2.2 服務(wù)請求狀態(tài)機(jī)(Service Request FSM)

圖8所示為服務(wù)請求狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖[5]，該狀態(tài)實(shí)現(xiàn)MDDI鏈接的休眠喚醒操作，使主機(jī)-客戶端之間建立通訊。

圖8 服務(wù)請求狀態(tài)機(jī)

主機(jī)發(fā)送關(guān)斷數(shù)據(jù)包(Link Shutdown Packet)通知客戶端將進(jìn)入休眠狀態(tài)，這時主機(jī)也切換到低功耗休眠狀態(tài)。其具體喚醒過程如下所述。

A.在休眠狀態(tài)下，一段時間后，寄存器堆中狀態(tài)控制寄存器Bit[0]有效，鏈接控制模塊進(jìn)入STB_EN狀態(tài)，開始準(zhǔn)備發(fā)送鏈接重啟序列；

B.主機(jī)發(fā)送完一個數(shù)據(jù)-觸發(fā)編碼信號之后，鏈接控制模塊進(jìn)入客戶端啟動狀態(tài)(Client Start State)。為了使客戶端的高速接收器完全開啟，主機(jī)至少經(jīng)過200 ns的時間才發(fā)送數(shù)據(jù)-觸發(fā)信號(使MDDI_Data驅(qū)動器能夠達(dá)到穩(wěn)定的“1”，MDDI_Stb驅(qū)動器達(dá)到穩(wěn)定的“0”)；為便于系統(tǒng)控制，本系統(tǒng)延時50個數(shù)據(jù)-觸發(fā)信號周期，即50個Stb周期；

C.經(jīng)過50個Stb周期后，鏈接控制模塊進(jìn)入重啟高電平狀態(tài)(Restart_H State)，這時服務(wù)請求狀態(tài)機(jī)產(chǎn)生邏輯高電平數(shù)據(jù)，使輸出MDDI_Data信號邏輯高電平，并維持150個Stb周期，而MDDI_Stb經(jīng)過數(shù)據(jù)-觸發(fā)編碼電路產(chǎn)生周期性變化脈沖信號；

D.主機(jī)完成150個Stb周期后，鏈接控制模塊切換到重啟低電平狀態(tài)(Restart_L State)，服務(wù)請求狀態(tài)機(jī)將輸出數(shù)據(jù)置為邏輯“0”，MDDI_Data輸出邏輯低電平，并維持50個Stb周期，而MDDI_Stb輸出周期性脈沖信號；

E.在完成40個Stb周期后，客戶端開始檢測子幀頭數(shù)據(jù)包，以實(shí)現(xiàn)主機(jī)-客戶端鏈接同步。如果暫時無數(shù)據(jù)，則進(jìn)入IDLE狀態(tài)。其鏈接時序圖見圖9所示。

圖9 服務(wù)請求時序

3.2.3 前向鏈接狀態(tài)機(jī)(Forward Link FSM)

圖10為前向鏈接狀態(tài)轉(zhuǎn)移圖，表3為前向鏈接狀態(tài)機(jī)跳轉(zhuǎn)指令。該狀態(tài)機(jī)主要用于生成Sub-Frame Header Packet，Video Stream Packet、Reverse Link Encapsulation Packet、Register Access Packet、Round-Trip Delay Measurement Packet等前向鏈接數(shù)據(jù)包。

圖10 前向鏈接狀態(tài)機(jī)

表3 前向鏈接狀態(tài)機(jī)跳轉(zhuǎn)指令

前向鏈接狀態(tài)轉(zhuǎn)移具體過程如下：

1)主機(jī)完成休眠喚醒之后，當(dāng)前向鏈接狀態(tài)機(jī)有效，且主狀態(tài)機(jī)使能信號(Enable)有效，這時鏈接控制模塊進(jìn)入SFH_pkt狀態(tài)，開始向客戶端發(fā)送子幀頭數(shù)據(jù)包，并建立鏈接同步。前向鏈接狀態(tài)機(jī)根據(jù)寄存器中的值配置子幀頭數(shù)據(jù)包中的參數(shù)，并通過串并轉(zhuǎn)換電路發(fā)送給客戶端；

2)當(dāng)子幀頭數(shù)據(jù)包完成發(fā)送之后，且Reverse Link、Round Trip和Register Access命令無效，這時前向鏈接狀態(tài)機(jī)默認(rèn)進(jìn)入VS_pkt狀態(tài)模式。VS_pkt狀態(tài)下，前向鏈接狀態(tài)機(jī)獲取FIFO中寫入的圖像數(shù)據(jù)，并按照MDDI協(xié)議生成影像流數(shù)據(jù)包(Video Stream Packet)，最后串行發(fā)送到客戶端；

3)當(dāng)子幀頭數(shù)據(jù)包發(fā)送完，且Reverse Link命令有效時，前向鏈接狀態(tài)機(jī)進(jìn)入RLE_pkt狀態(tài)模式，這時鏈接控制模塊將向客戶端發(fā)送Reverse Link Encapsulation Packet，使得客戶端能根據(jù)反向鏈接標(biāo)志將反向鏈接數(shù)據(jù)包反饋給主機(jī)，告知主機(jī)當(dāng)前客戶端的接口性能或狀態(tài)，實(shí)現(xiàn)主機(jī)最優(yōu)配置需要；

4)當(dāng)子幀頭數(shù)據(jù)包發(fā)送完，且Round Trip命令有效時，前向鏈接狀態(tài)機(jī)進(jìn)入RTM_pkt狀態(tài)模式。這時鏈接控制模塊將向客戶端發(fā)送Round Trip Delay Measurement Packet，以測試主機(jī)-客戶端-主機(jī)之間的環(huán)路延時，為其他數(shù)據(jù)包參數(shù)或接口提供參考；

5)當(dāng)子幀頭數(shù)據(jù)包發(fā)送完，且Register Access命令有效時，前向鏈接狀態(tài)機(jī)進(jìn)入RA_pkt狀態(tài)模式。這時鏈接控制模塊向客戶端發(fā)送Register Access Packet，用于讀/寫AM-OLED驅(qū)動芯片中相關(guān)寄存器；

當(dāng)環(huán)路測試數(shù)據(jù)包、寄存器訪問數(shù)據(jù)包、反向鏈接數(shù)據(jù)包或者影像流數(shù)據(jù)包發(fā)送結(jié)束，前向鏈接狀態(tài)機(jī)進(jìn)入Filler_pkt狀態(tài)模式。鏈接控制器產(chǎn)生Filler Packet填充在每個數(shù)據(jù)包之后，以保證數(shù)據(jù)包的完整性。為了使其他數(shù)據(jù)包具有最大的靈活性，本系統(tǒng)將該數(shù)據(jù)包的長度設(shè)置為32字節(jié)。

3.2.4 鏈接關(guān)斷狀態(tài)機(jī)(Shutdown FSM)

圖11為鏈接關(guān)斷狀態(tài)轉(zhuǎn)移圖。當(dāng)圖像數(shù)據(jù)發(fā)送結(jié)束，主機(jī)產(chǎn)生鏈接關(guān)斷數(shù)據(jù)包用于關(guān)斷MDDI連接，以降低主機(jī)和客戶端的功耗，使其進(jìn)入低功耗休眠狀態(tài)。

圖11 鏈接關(guān)斷狀態(tài)機(jī)

在同步鏈接狀態(tài)，如果休眠(Hibernation)指令有效，鏈接關(guān)斷狀態(tài)機(jī)開始工作，并產(chǎn)生鏈接關(guān)斷數(shù)據(jù)包。主狀態(tài)機(jī)通過選擇電路將鏈接關(guān)斷數(shù)據(jù)包發(fā)送給客戶端，通知系統(tǒng)將進(jìn)入休眠狀態(tài)。

4 整體仿真驗(yàn)證

為了使MDDI接口支持480RGB×320像素、26萬色的顯示屏，取幀頻為60 Hz，則顯示數(shù)據(jù)的傳輸率為480×320×18-bit×60 Hz=166 Mbps，加上傳輸其他控制數(shù)據(jù)，幀格式數(shù)據(jù)傳輸需要的最高傳輸率為180 Mbps。為了驗(yàn)證本文設(shè)計的結(jié)果，采用Xilinx工具對所設(shè)計的Verilog編碼進(jìn)行了綜合驗(yàn)證。驗(yàn)證時，采用45 MHz的工作時鐘，然后觀察內(nèi)部節(jié)點(diǎn)和輸出信號。通過對內(nèi)部節(jié)點(diǎn)和輸出信號的分析，證明電路系統(tǒng)能正確工作，且滿足以上設(shè)計需求。

考慮到一幀數(shù)據(jù)量太大，本文采用一個子幀數(shù)據(jù)量，結(jié)合所設(shè)計的客端數(shù)據(jù)電路對主端數(shù)據(jù)處理電路進(jìn)行功能驗(yàn)證。上電復(fù)位后，延遲1000個單位時間后，主機(jī)開始發(fā)送鏈接喚醒序列，這時MDDI_Data1和MDDI_Data0維持150個MDDI_Stb周期的高電平，然后被置為低電平。這時客戶端檢測到喚醒序列，開始恢復(fù)出時鐘信號，無并行數(shù)據(jù)生成，包分析模塊處于空閑狀態(tài)。在低電平的第50個MDDI_Stb周期時，主機(jī)開始發(fā)送Sub-frame Header Packet。Sub-frame Header Packet發(fā)送結(jié)束，主機(jī)則向客戶端發(fā)送Video Stream Packet，其中Video Stream Packet中的像素數(shù)據(jù)為1080個字節(jié)，功能驗(yàn)證如圖12所示。

圖12 系統(tǒng)仿真驗(yàn)證

5 結(jié)論

本文根據(jù)MDDI協(xié)議，設(shè)計了一種用于AM-OLED驅(qū)動控制芯片的MDDI主端數(shù)據(jù)處理電路。該數(shù)據(jù)處理電路支持9種數(shù)據(jù)包，在電路中增加可配置寄存器，可支持MDDI的Type I和Type II傳輸模型的配置。在鏈接控制模塊中，將狀態(tài)機(jī)分為主狀態(tài)和同步狀態(tài)，降低了電路實(shí)現(xiàn)難度，保證了狀態(tài)機(jī)的健壯性，有利于降低狀態(tài)跳轉(zhuǎn)中的功耗。采用Xilinx工具的驗(yàn)證結(jié)果表明，本文設(shè)計的MDDI主端數(shù)據(jù)處理電路滿足MDDI接口設(shè)計要求，可以支持480-RGB×320、26萬色的AM-OLED顯示屏。

[1] 熊文彬. 基于FPGA的OLED顯示系統(tǒng)[D]. 成都: 電子科技大學(xué)，2011.

[2] 趙湘源. AM-OLED顯示屏驅(qū)動芯片的研究與設(shè)計[D]. 上海: 上海大學(xué), 2011.

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MDDI Data Processing Circuit Based on FPGA Implementation

Li Yong1, Wei Tingcun2, Zheng Hailin1

(1.28th Research Institute of China Electronics Technology Group Corporation, Nanjing 210007,China;2.School of Computer, Northwestern Polytechnical University, Xi’an 710072,China)

A single chip Mobile Display Digital Interface (MDDI) data processing circuit was implemented based on FPGA. Based on the requirements of monolithic integrated AM-OLED driver IC and deficiency of parallel data bus in mobile display device, the MDDI data processing circuit is designed. MDDI is a high-speed serial digital interface standard, since it has many advantages such as less signal lines, higher signal transmission reliability, lower power consumption and the simpler circuits, it is widely used in the mobile display terminal. This paper proposes a novel design strategy for MDDI Type2 host data processing circuit to reduce the complexity of the circuit. In this design, the internal circuits are controlled with two-stage state machines. The master state machine is used to control the state switch from the secondary machine, and the secondary machine is used for generating MDDI data. The configurable registers control the packets generated and change the interface mode. RTL code of the MDDI data processing circuit is designed using Verilog to implement the soft-core. The synthesized results by Xilinx tools show that, this data processing circuit can support AM-OLED display with 480-RGB × 320 resolution and 260k color image data, the maximum transfer rate is 180 Mbps. The performances of the MDDI data processing circuit meet the requirements of system design.

MDDI; data processing circuit; AM-OLED driver IC; serial interface

2016-10-09；

2016-11-17。

陜西省科技統(tǒng)籌創(chuàng)新工程計劃項(xiàng)目(2011KTCQ01-22)。

李 勇(1987-)，男，四川內(nèi)江人，碩士研究生，助理工程師，主要從事模擬與混合信號處理方向的研究。

魏廷存(1960-)，男，陜西西安人，博士、教授，博士生導(dǎo)師，主要從事模擬與混合信號處理方向的研究。

1671-4598(2017)03-0172-04DOI：10.16526/j.cnki.11-4762/tp

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