馬晨光

摘 要：從前使用最為普遍的高速數(shù)據(jù)采集系統(tǒng)主要使用單片機(jī)以及硬件FIFO將相關(guān)數(shù)據(jù)進(jìn)行采集。為了增強(qiáng)數(shù)據(jù)采集系統(tǒng)的實(shí)用性，逐步將EPGA電路融入于高速數(shù)據(jù)采集系統(tǒng)，這樣的電路設(shè)計(jì)不僅可以有效提高系統(tǒng)的可靠性和穩(wěn)定性，還更加方便對(duì)系統(tǒng)進(jìn)行修改與升級(jí)，為了方便今后高速數(shù)據(jù)采集系統(tǒng)的進(jìn)一步發(fā)展，本文就對(duì)數(shù)據(jù)采集系統(tǒng)數(shù)字電路設(shè)計(jì)進(jìn)行分析與研究。

關(guān)鍵詞：數(shù)據(jù)采集；數(shù)字電路設(shè)計(jì)；分析；研究

從目前多種產(chǎn)品與技術(shù)中可以看出，數(shù)據(jù)采集低分辨率、低速方面的技術(shù)已經(jīng)趨于成熟，并且許多技術(shù)在實(shí)際操作中也較為容易實(shí)現(xiàn)。但在高速數(shù)據(jù)采集方面仍然存在很多問(wèn)題，較國(guó)際相關(guān)方面技術(shù)水平還有一定差距，如何將我國(guó)的低速數(shù)據(jù)采集向高速數(shù)據(jù)采集方面發(fā)展，根據(jù)分析以下以電路設(shè)計(jì)作為側(cè)重點(diǎn)進(jìn)行研究。

一、數(shù)據(jù)采集系統(tǒng)的實(shí)現(xiàn)原理

我國(guó)目前的數(shù)據(jù)采集系統(tǒng)實(shí)現(xiàn)原理大概分為三個(gè)部分，第一個(gè)部分主要是對(duì)位于前端的數(shù)據(jù)進(jìn)行采集和轉(zhuǎn)換，這部分也可以稱為自然信號(hào)的數(shù)據(jù)轉(zhuǎn)換和采集。第二個(gè)部分屬于功能控制模塊，對(duì)固定的芯片內(nèi)部相關(guān)功能進(jìn)行時(shí)間順序上的控制，簡(jiǎn)單來(lái)說(shuō)即是使用硬件對(duì)數(shù)據(jù)語(yǔ)言進(jìn)行描述轉(zhuǎn)換成實(shí)用設(shè)計(jì)。第三個(gè)部分是數(shù)據(jù)最終儲(chǔ)存的收尾工作，主要是對(duì)收集成功的數(shù)據(jù)進(jìn)行后續(xù)相關(guān)處理。

在整個(gè)系統(tǒng)進(jìn)行通電運(yùn)行過(guò)程中，首先通過(guò)FPGA芯片內(nèi)部存在的A/D控制模板分別對(duì)相關(guān)數(shù)據(jù)采集芯片進(jìn)行驅(qū)動(dòng)，并將采集到的數(shù)據(jù)進(jìn)行轉(zhuǎn)換。而A/D控制模板中的芯片在運(yùn)行一定時(shí)間后會(huì)將已經(jīng)轉(zhuǎn)換完成的數(shù)據(jù)重新提供給FPGA中的A/D控制模板，接收到整合的數(shù)據(jù)模板rc端口會(huì)立即產(chǎn)生脈沖，這個(gè)脈沖屬于上升沿，直接會(huì)引起A/D控制模板形成高阻狀態(tài)，并借助這樣的高阻態(tài)形成另一個(gè)脈沖對(duì)A/D控制模板中的芯片進(jìn)行讀管腳方面的選取，最后將以上順序重復(fù)循環(huán)幾次以幫助所采集的數(shù)據(jù)一次被儲(chǔ)存在緩沖儲(chǔ)存器中，以完成最終數(shù)據(jù)采集以及轉(zhuǎn)換的工作。

二、FPGA芯片組成與選擇

FPGA是是專用集成電路（ASIC）領(lǐng)域中的一種半定制電路，既解決了定制電路的不足，又克服了原有可編程器件上電路數(shù)有限的缺點(diǎn)。FPGA主要有三大部分組成的：I/0模塊、邏輯功能模塊與用來(lái)連接邏輯模塊之間，邏輯模塊與I/O模塊之間的連線。邏輯功能模塊是由查找表（LUT，LookUpTable）和寄存器（Register）組成的。FPGA的特點(diǎn)主要有：采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投入生產(chǎn)，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。

FPGA采用高速CHMOS工藝，功耗低，可以與cM0s、TTL電平兼容。CycloneI系列是IFPGA定位與低成本的可編程器件，由Altera的第一代Cyclone系列發(fā)展而來(lái)。CycloneI通過(guò)使用新型的架構(gòu)I、縮小裸片尺寸，在保證成本優(yōu)勢(shì)的前提下提供了更高的集成度與性能。

CycloneII器件的密度范圍從4608LE和119808bitRAM，到68416LE和l152000bitRAM。CycloneII器件中還含有從13—150個(gè)18×18嵌入式乘法器。設(shè)計(jì)選用ALTERA公司的Cyclone1I系列FPGAEP2C8Q2o8C7來(lái)實(shí)現(xiàn)，這個(gè)系列內(nèi)的PLI提供了時(shí)鐘合成功能，允許內(nèi)部工作時(shí)鐘與輸入時(shí)鐘頻率不同，從而保證了輸入時(shí)鐘和FPGA時(shí)鐘以及SDRAM時(shí)鐘之間的零延遲；EP2C8Q208C7具有8256個(gè)Les，36個(gè)RAMblocks，165888RAMbits，18個(gè)內(nèi)嵌的乘法器，2個(gè)PLL，最大可使用182個(gè)I/O口，多種程序配置方式等優(yōu)點(diǎn)。

高速緩存是高速數(shù)據(jù)采集系統(tǒng)的一個(gè)關(guān)鍵環(huán)節(jié)，∫EP2C8Q2o8C7的最高頻率達(dá)到25OMHz，165888bit的內(nèi)部RAM具有獨(dú)立的輸入、輸出接口和讀、寫時(shí)鐘信號(hào)，可以實(shí)現(xiàn)同步讀寫操作。內(nèi)部RAM提供三種狀態(tài)指示：Empty、HalfFull、Full，分別代表當(dāng)前數(shù)據(jù)存儲(chǔ)的深度，可根據(jù)系統(tǒng)的需求對(duì)存儲(chǔ)進(jìn)行設(shè)定。

三、前端調(diào)理部分

1.緩沖放大電路

需要被檢測(cè)的電壓在進(jìn)入系統(tǒng)中后，最先經(jīng)過(guò)的是電壓跟隨器，電壓跟隨器會(huì)根據(jù)數(shù)據(jù)對(duì)電壓進(jìn)行阻抗轉(zhuǎn)換，而后通過(guò)電阻網(wǎng)絡(luò)對(duì)電壓中的信號(hào)進(jìn)行調(diào)整，最后在外部將電壓信號(hào)轉(zhuǎn)變成為與系統(tǒng)更為符合的電壓信號(hào)。

2.差分輸入電路

由于采用高速A/D采樣電路，為保證足夠的信號(hào)帶寬，要將單端的輸入信號(hào)變成差分信號(hào)提供給ADC，以減少偶次諧波產(chǎn)生，保證ADC的精度?？紤]到上述因素，在前端部分采用了AD公司的AD8138作為緩沖放大器。

四、數(shù)據(jù)存貯部分

實(shí)際數(shù)字電路中用到的存儲(chǔ)器有RAM （Random Aeeess Memory），SRAM （Statie RAM），R0 M （Read--only Memory），F(xiàn)IFO（First In First out），SDRAM（Synehronous Dynamic RAM）等。它們的存儲(chǔ)特點(diǎn)不同，各自有不同的用途：RAM和SRAM是隨機(jī)存儲(chǔ)，存儲(chǔ)容量小，掉電后數(shù)據(jù)丟失，按照地址線訪問(wèn)各單元數(shù)據(jù)；ROM和EEPROM是固化的掉電數(shù)據(jù)保護(hù)存儲(chǔ)器，存儲(chǔ)容量小，一般用于DSP或?qū)Ｓ眯酒某绦蚬袒蜕想娂拇嫫髋渲?，讀取數(shù)據(jù)一般為IC總線形式；FIFO是先進(jìn)先出堆棧存儲(chǔ)，沒(méi)有地址線，有半滿、滿、半空、空等標(biāo)志信號(hào)，操作簡(jiǎn)單，但是容量很小。異步RAM還可以用作不同數(shù)據(jù)流的緩沖器，讀和寫時(shí)鐘可以不同，可用作“快進(jìn)慢出”或者“慢進(jìn)快出”；SDRAM和DDRSDRAM是大容量的動(dòng)態(tài)隨機(jī)存儲(chǔ)器，可達(dá)到512Mbits，IGbits或者更高，讀寫速度高，支持突發(fā)式讀寫，但是控制復(fù)雜，需要定時(shí)刷新，Precharge激活和關(guān)閉操作行。

設(shè)計(jì)中用到的SDRAM是Cypress公司的CY7C1362V25。它是512Kx18同步的數(shù)據(jù)流高速緩存。所有的同步輸入在時(shí)鐘的上升延被保存到輸入寄存器，所得輸出數(shù)據(jù)也在時(shí)鐘的上升延同步地從輸出寄存器向外輸出。最大時(shí)鐘上升訪問(wèn)延時(shí)為3Ins，既支持奔騰處理器的交叉存儲(chǔ)脈沖序列也支持個(gè)人臺(tái)式機(jī)的線性脈沖序列，脈沖可以通過(guò)模式管腳進(jìn)行選擇。對(duì)于CY7C1362V25的訪問(wèn)或者用處理器地址觸發(fā)或者控制器地址觸發(fā)。

五、時(shí)鐘電路部分

時(shí)鐘電路的電路構(gòu)造，它是通過(guò)外部的晶振與電容等構(gòu)成的穩(wěn)定的時(shí)鐘脈沖作為主時(shí)鐘脈沖，然后通過(guò)FPGA芯片的PLL來(lái)提供各種不同的時(shí)鐘頻率來(lái)達(dá)到時(shí)序控制功能。外部的主時(shí)鐘脈沖通過(guò)晶振可以構(gòu)成穩(wěn)定的25MHZ的脈沖。

結(jié)束語(yǔ)：

從以上設(shè)計(jì)研究可以看出，目前我國(guó)大范圍使用的依然是低速數(shù)據(jù)采集系統(tǒng)，雖然高速采集系統(tǒng)也存在小范圍的使用，但技術(shù)水平仍然處于落后狀態(tài)，無(wú)法滿足更多的數(shù)據(jù)采集需求，想要將高速數(shù)據(jù)采集系統(tǒng)有效升級(jí)需要進(jìn)行技術(shù)升級(jí)的方面有許多，其中較為重要的技術(shù)便是電路設(shè)計(jì)，優(yōu)秀的電路設(shè)計(jì)可以更好的保證系統(tǒng)的穩(wěn)定性和可靠性，有效促進(jìn)高速數(shù)據(jù)采集的發(fā)展，在今后的數(shù)據(jù)采集方面有著重要的現(xiàn)實(shí)意義。

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