馬晨光

摘 要：從前使用最為普遍的高速數(shù)據(jù)采集系統(tǒng)主要使用單片機以及硬件FIFO將相關數(shù)據(jù)進行采集。為了增強數(shù)據(jù)采集系統(tǒng)的實用性，逐步將EPGA電路融入于高速數(shù)據(jù)采集系統(tǒng)，這樣的電路設計不僅可以有效提高系統(tǒng)的可靠性和穩(wěn)定性，還更加方便對系統(tǒng)進行修改與升級，為了方便今后高速數(shù)據(jù)采集系統(tǒng)的進一步發(fā)展，本文就對數(shù)據(jù)采集系統(tǒng)數(shù)字電路設計進行分析與研究。

關鍵詞：數(shù)據(jù)采集；數(shù)字電路設計；分析；研究

從目前多種產(chǎn)品與技術中可以看出，數(shù)據(jù)采集低分辨率、低速方面的技術已經(jīng)趨于成熟，并且許多技術在實際操作中也較為容易實現(xiàn)。但在高速數(shù)據(jù)采集方面仍然存在很多問題，較國際相關方面技術水平還有一定差距，如何將我國的低速數(shù)據(jù)采集向高速數(shù)據(jù)采集方面發(fā)展，根據(jù)分析以下以電路設計作為側重點進行研究。

一、數(shù)據(jù)采集系統(tǒng)的實現(xiàn)原理

我國目前的數(shù)據(jù)采集系統(tǒng)實現(xiàn)原理大概分為三個部分，第一個部分主要是對位于前端的數(shù)據(jù)進行采集和轉換，這部分也可以稱為自然信號的數(shù)據(jù)轉換和采集。第二個部分屬于功能控制模塊，對固定的芯片內(nèi)部相關功能進行時間順序上的控制，簡單來說即是使用硬件對數(shù)據(jù)語言進行描述轉換成實用設計。第三個部分是數(shù)據(jù)最終儲存的收尾工作，主要是對收集成功的數(shù)據(jù)進行后續(xù)相關處理。

在整個系統(tǒng)進行通電運行過程中，首先通過FPGA芯片內(nèi)部存在的A/D控制模板分別對相關數(shù)據(jù)采集芯片進行驅動，并將采集到的數(shù)據(jù)進行轉換。而A/D控制模板中的芯片在運行一定時間后會將已經(jīng)轉換完成的數(shù)據(jù)重新提供給FPGA中的A/D控制模板，接收到整合的數(shù)據(jù)模板rc端口會立即產(chǎn)生脈沖，這個脈沖屬于上升沿，直接會引起A/D控制模板形成高阻狀態(tài)，并借助這樣的高阻態(tài)形成另一個脈沖對A/D控制模板中的芯片進行讀管腳方面的選取，最后將以上順序重復循環(huán)幾次以幫助所采集的數(shù)據(jù)一次被儲存在緩沖儲存器中，以完成最終數(shù)據(jù)采集以及轉換的工作。

二、FPGA芯片組成與選擇

FPGA是是專用集成電路（ASIC）領域中的一種半定制電路，既解決了定制電路的不足，又克服了原有可編程器件上電路數(shù)有限的缺點。FPGA主要有三大部分組成的：I/0模塊、邏輯功能模塊與用來連接邏輯模塊之間，邏輯模塊與I/O模塊之間的連線。邏輯功能模塊是由查找表（LUT，LookUpTable）和寄存器（Register）組成的。FPGA的特點主要有：采用FPGA設計ASIC電路，用戶不需要投入生產(chǎn)，就能得到合用的芯片。FPGA可做其它全定制或半定制ASIC電路的中試樣片。FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。

FPGA采用高速CHMOS工藝，功耗低，可以與cM0s、TTL電平兼容。CycloneI系列是IFPGA定位與低成本的可編程器件，由Altera的第一代Cyclone系列發(fā)展而來。CycloneI通過使用新型的架構I、縮小裸片尺寸，在保證成本優(yōu)勢的前提下提供了更高的集成度與性能。

CycloneII器件的密度范圍從4608LE和119808bitRAM，到68416LE和l152000bitRAM。CycloneII器件中還含有從13—150個18×18嵌入式乘法器。設計選用ALTERA公司的Cyclone1I系列FPGAEP2C8Q2o8C7來實現(xiàn)，這個系列內(nèi)的PLI提供了時鐘合成功能，允許內(nèi)部工作時鐘與輸入時鐘頻率不同，從而保證了輸入時鐘和FPGA時鐘以及SDRAM時鐘之間的零延遲；EP2C8Q208C7具有8256個Les，36個RAMblocks，165888RAMbits，18個內(nèi)嵌的乘法器，2個PLL，最大可使用182個I/O口，多種程序配置方式等優(yōu)點。

高速緩存是高速數(shù)據(jù)采集系統(tǒng)的一個關鍵環(huán)節(jié)，∫EP2C8Q2o8C7的最高頻率達到25OMHz，165888bit的內(nèi)部RAM具有獨立的輸入、輸出接口和讀、寫時鐘信號，可以實現(xiàn)同步讀寫操作。內(nèi)部RAM提供三種狀態(tài)指示：Empty、HalfFull、Full，分別代表當前數(shù)據(jù)存儲的深度，可根據(jù)系統(tǒng)的需求對存儲進行設定。

三、前端調理部分

1.緩沖放大電路

需要被檢測的電壓在進入系統(tǒng)中后，最先經(jīng)過的是電壓跟隨器，電壓跟隨器會根據(jù)數(shù)據(jù)對電壓進行阻抗轉換，而后通過電阻網(wǎng)絡對電壓中的信號進行調整，最后在外部將電壓信號轉變成為與系統(tǒng)更為符合的電壓信號。

2.差分輸入電路

由于采用高速A/D采樣電路，為保證足夠的信號帶寬，要將單端的輸入信號變成差分信號提供給ADC，以減少偶次諧波產(chǎn)生，保證ADC的精度?？紤]到上述因素，在前端部分采用了AD公司的AD8138作為緩沖放大器。

四、數(shù)據(jù)存貯部分

實際數(shù)字電路中用到的存儲器有RAM （Random Aeeess Memory），SRAM （Statie RAM），R0 M （Read--only Memory），F(xiàn)IFO（First In First out），SDRAM（Synehronous Dynamic RAM）等。它們的存儲特點不同，各自有不同的用途：RAM和SRAM是隨機存儲，存儲容量小，掉電后數(shù)據(jù)丟失，按照地址線訪問各單元數(shù)據(jù)；ROM和EEPROM是固化的掉電數(shù)據(jù)保護存儲器，存儲容量小，一般用于DSP或專用芯片的程序固化和上電寄存器配置，讀取數(shù)據(jù)一般為IC總線形式；FIFO是先進先出堆棧存儲，沒有地址線，有半滿、滿、半空、空等標志信號，操作簡單，但是容量很小。異步RAM還可以用作不同數(shù)據(jù)流的緩沖器，讀和寫時鐘可以不同，可用作“快進慢出”或者“慢進快出”；SDRAM和DDRSDRAM是大容量的動態(tài)隨機存儲器，可達到512Mbits，IGbits或者更高，讀寫速度高，支持突發(fā)式讀寫，但是控制復雜，需要定時刷新，Precharge激活和關閉操作行。

設計中用到的SDRAM是Cypress公司的CY7C1362V25。它是512Kx18同步的數(shù)據(jù)流高速緩存。所有的同步輸入在時鐘的上升延被保存到輸入寄存器，所得輸出數(shù)據(jù)也在時鐘的上升延同步地從輸出寄存器向外輸出。最大時鐘上升訪問延時為3Ins，既支持奔騰處理器的交叉存儲脈沖序列也支持個人臺式機的線性脈沖序列，脈沖可以通過模式管腳進行選擇。對于CY7C1362V25的訪問或者用處理器地址觸發(fā)或者控制器地址觸發(fā)。

五、時鐘電路部分

時鐘電路的電路構造，它是通過外部的晶振與電容等構成的穩(wěn)定的時鐘脈沖作為主時鐘脈沖，然后通過FPGA芯片的PLL來提供各種不同的時鐘頻率來達到時序控制功能。外部的主時鐘脈沖通過晶振可以構成穩(wěn)定的25MHZ的脈沖。

結束語：

從以上設計研究可以看出，目前我國大范圍使用的依然是低速數(shù)據(jù)采集系統(tǒng)，雖然高速采集系統(tǒng)也存在小范圍的使用，但技術水平仍然處于落后狀態(tài)，無法滿足更多的數(shù)據(jù)采集需求，想要將高速數(shù)據(jù)采集系統(tǒng)有效升級需要進行技術升級的方面有許多，其中較為重要的技術便是電路設計，優(yōu)秀的電路設計可以更好的保證系統(tǒng)的穩(wěn)定性和可靠性，有效促進高速數(shù)據(jù)采集的發(fā)展，在今后的數(shù)據(jù)采集方面有著重要的現(xiàn)實意義。

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