周 輝 費(fèi)亞男 朱偉杰 李 洋 彭 亮

北京航天自動(dòng)控制研究所，北京100854

針對(duì)小型化、低功耗、響應(yīng)時(shí)間短等系統(tǒng)任務(wù)的要求，越來(lái)越多的導(dǎo)彈武器新型號(hào)中采用基于FPGA硬件芯片的軟硬件協(xié)同處理設(shè)計(jì)方法(SOPC)，SOPC是指在FPGA上實(shí)現(xiàn)一個(gè)完整的系統(tǒng)[1]，硬件部分主要包括微處理器單元、信號(hào)處理算法單元、外設(shè)傳感器、通訊和存儲(chǔ)接口單元等，軟件部分包括用戶程序和操作系統(tǒng)。以IP設(shè)計(jì)重用為核心的SOPC設(shè)計(jì)技術(shù)的出現(xiàn)有效縮短了設(shè)計(jì)開(kāi)發(fā)周期，其具有節(jié)約設(shè)計(jì)成本、避免芯片間進(jìn)行數(shù)據(jù)交互的優(yōu)點(diǎn)，提高了小型系統(tǒng)的設(shè)計(jì)性能與設(shè)計(jì)可靠性。為了保證軟硬件協(xié)處理系統(tǒng)的正確性，必須構(gòu)建有效的測(cè)試環(huán)境，開(kāi)展全面、細(xì)致的考核。

1 SOPC片上系統(tǒng)驗(yàn)證方案

SOPC并不是內(nèi)部各個(gè)模塊功能的簡(jiǎn)單疊加，而是著眼于整個(gè)系統(tǒng)的功能與性能，軟件和硬件任何一部分設(shè)計(jì)有缺陷，或者兩者協(xié)調(diào)有問(wèn)題，都將導(dǎo)致整個(gè)設(shè)計(jì)失敗[2]。隨著SOPC規(guī)模的增長(zhǎng)，功能、性能要求更高，使得SOPC設(shè)計(jì)日趨復(fù)雜化，驗(yàn)證工作也越來(lái)越繁重。因此，在進(jìn)行FPGA的SOPC片上系統(tǒng)設(shè)計(jì)時(shí)，必須考慮其相應(yīng)的測(cè)試方案是否成熟可行，基于FPGA的SOPC片上系統(tǒng)驗(yàn)證提供了2種測(cè)試驗(yàn)證解決方案：實(shí)物板級(jí)驗(yàn)證和軟件功能仿真驗(yàn)證，每種驗(yàn)證方式都有各自特點(diǎn)，下面對(duì)其進(jìn)行詳細(xì)的分析說(shuō)明。

實(shí)物板級(jí)驗(yàn)證：通過(guò)FPGA芯片廠商提供的集成開(kāi)發(fā)環(huán)境開(kāi)展SOPC片上系統(tǒng)軟件驗(yàn)證，采用FPGA內(nèi)嵌邏輯分析工具進(jìn)行硬件驗(yàn)證。該驗(yàn)證手段需要依托實(shí)際硬件平臺(tái)，具有操作簡(jiǎn)單、驗(yàn)證速度快的特點(diǎn)。但也由于其必須基于硬件電路，驗(yàn)證將受到FPGA芯片存儲(chǔ)資源限制，存在觀測(cè)性差、可重用性差、無(wú)法獲取系統(tǒng)軟硬件代碼的測(cè)試覆蓋率指標(biāo)等方面問(wèn)題，容易留下設(shè)計(jì)隱患。針對(duì)沒(méi)有實(shí)際硬件作為依托的項(xiàng)目預(yù)研論證階段，將無(wú)法采用實(shí)物板級(jí)驗(yàn)證完成SOPC片上系統(tǒng)性能分析。以上這些都成為了SOPC片上系統(tǒng)測(cè)試驗(yàn)證工作的瓶頸。

軟件功能仿真驗(yàn)證：通過(guò)EDA仿真軟件對(duì)SOPC片上系統(tǒng)的軟硬件開(kāi)展驗(yàn)證工作，搭建軟件仿真平臺(tái)(testbench)，加載測(cè)試仿真激勵(lì)，觀測(cè)EDA仿真軟件運(yùn)行中產(chǎn)生的波形文件，獲取微處理器與微處理器外設(shè)的狀態(tài)信息，該測(cè)試手段不受硬件資源的限制，能更加細(xì)微的監(jiān)測(cè)SOPC片上系統(tǒng)內(nèi)部狀態(tài)，并且克服實(shí)物板級(jí)測(cè)試無(wú)法進(jìn)行測(cè)試覆蓋率統(tǒng)計(jì)的不足，使測(cè)試驗(yàn)證工作具有衡量的標(biāo)準(zhǔn)。即使在SOPC片上系統(tǒng)設(shè)計(jì)預(yù)研論證階段，也可完成SOPC片上系統(tǒng)的性能分析工作。本文將重點(diǎn)闡述SOPC片上系統(tǒng)的軟件功能仿真驗(yàn)證工作，通過(guò)搭建軟件仿真平臺(tái)，完成SOPC系統(tǒng)仿真與微處理器性能評(píng)估。

2 片上系統(tǒng)微處理器簡(jiǎn)介

主流FPGA片內(nèi)微處理器分別為：Nios II， MicroBlaze。2種微處理器的流水線級(jí)數(shù)、cache大小、通用寄存器數(shù)量基本相同，都具有靈活的定制指令，均支持硬件乘除法操作，可使設(shè)計(jì)人員集成邏輯算法到算術(shù)邏輯單元(ALU)中，將復(fù)雜指令序列簡(jiǎn)化至一條由硬件指令實(shí)現(xiàn)的指令。同時(shí)具有豐富多樣的通訊協(xié)議接口與存儲(chǔ)器接口IP核，可以根據(jù)目標(biāo)系統(tǒng)需求快速地配置微處理器所需外設(shè)。但在SOPC片上系統(tǒng)實(shí)現(xiàn)便捷性、易配置性、數(shù)據(jù)處理性能等方面，Nios II均優(yōu)于MicroBlaze，因?yàn)榇蟛糠只贔PGA的SOPC片上系統(tǒng)設(shè)計(jì)均采用NiosII作為微處理器，為了更具代表性，下面主要闡述基于Nios II微處理器SOPC片上系統(tǒng)的仿真處理過(guò)程。

3 SOPC軟件功能仿真測(cè)試

SOPC片上系統(tǒng)一般由微處理器、外圍硬件設(shè)備、操作系統(tǒng)以及用戶程序四大部分組成，實(shí)現(xiàn)對(duì)其它設(shè)備的控制、監(jiān)視和管理等功能。本文將構(gòu)建基于FPGA的最小SOPC片上系統(tǒng)，硬件配置方面使其滿足系統(tǒng)所需的通訊、存儲(chǔ)和數(shù)字信號(hào)處理及中斷處理等要求。軟件配置方面為了清晰的展示仿真過(guò)程，不移植任何操作系統(tǒng)，僅通過(guò)用戶軟件直接操作外設(shè)達(dá)到完成預(yù)定的系統(tǒng)任務(wù)要求。

3.1 SOPC片上系統(tǒng)硬件架構(gòu)

針對(duì)ALTERA公司的FPGA芯片，使用硬件開(kāi)發(fā)環(huán)境SOPCbuilder在FPGA內(nèi)部構(gòu)建一個(gè)SOPC片上硬件系統(tǒng)平臺(tái)[3]，SOPC片上系統(tǒng)硬件結(jié)構(gòu)如圖1中右半部分H1所示，主要由以下6個(gè)模塊構(gòu)成：微處理器模塊(包括中斷控制管理單元)、總線橋接模塊、片內(nèi)存儲(chǔ)模塊、異步串行通訊模塊、異步靜態(tài)外部存儲(chǔ)接口橋接模塊和通用輸入輸出接口模塊。使能UART串口中斷，并將串口中斷信號(hào)連接至MCU中斷模塊輸入端。框圖中U6與U8模塊為芯片廠商提供的成熟IP，U7模塊SRAM_IF為硬件設(shè)計(jì)人員參考微處理器總線接口時(shí)序獨(dú)立開(kāi)發(fā)的總線橋接模塊，通過(guò)該模塊微處理器可直接訪問(wèn)外部存儲(chǔ)器SRAM的內(nèi)部存儲(chǔ)空間，驗(yàn)證中邏輯方面需要重點(diǎn)關(guān)注SRAM_IF模塊橋接邏輯功能是否工作正常，性能方面需重點(diǎn)關(guān)注中斷響應(yīng)時(shí)間，微控制器指令運(yùn)行時(shí)間等。

SOPC片上系統(tǒng)需保證內(nèi)部模塊間信號(hào)同步，避免異步信號(hào)之間傳輸時(shí)導(dǎo)致亞穩(wěn)態(tài)現(xiàn)象的發(fā)生，同時(shí)也應(yīng)確保SOPC系統(tǒng)中硬件外設(shè)接口參數(shù)配置滿足通訊協(xié)議，物理接口時(shí)序符合系統(tǒng)要求。

3.2 SOPC片上系統(tǒng)測(cè)試軟件工作流程

被測(cè)設(shè)計(jì)SOPC片上軟件系統(tǒng)開(kāi)發(fā)流程如圖1中左側(cè)S1部分所示，微處理器為片上系統(tǒng)的核心，片上系統(tǒng)各個(gè)硬件邏輯模塊的任務(wù)調(diào)度都由微處理器控制，為驗(yàn)證微處理器與外設(shè)接口之間邏輯模塊功能的正確性，需要在SOPC硬件平臺(tái)基礎(chǔ)上進(jìn)行上層應(yīng)用測(cè)試軟件開(kāi)發(fā)，上層應(yīng)用測(cè)試軟件主要包括以下幾個(gè)方面：UART串口數(shù)據(jù)的發(fā)送、接收；外部存儲(chǔ)器SRAM的讀寫(xiě)操作；通用I/O總線接口輸出操作；處理器IRQ中斷響應(yīng)操作。測(cè)試軟件工作流程如下：

圖1 SOPC軟件仿真平臺(tái)示意圖

P1：系統(tǒng)初始化，完成硬件系統(tǒng)外設(shè)中相應(yīng)參數(shù)寄存器配置工作，例如SOPC片上硬件系統(tǒng)的GPIO端口方向(輸入輸出)、串口通訊協(xié)議內(nèi)容以及中斷映射函數(shù)等，確保微處理外設(shè)工作在正確的模式中；

P2：使能通用I/O依次輸出4組數(shù)據(jù)0x11～0x44，判斷GPIO模塊外設(shè)輸出功能是否正常；

P3：使能串口模塊發(fā)送數(shù)據(jù)0x77，驗(yàn)證UART接口模塊發(fā)送功能；

P4：向SRAM存儲(chǔ)器地址空間0，1，2寫(xiě)入16bit數(shù)據(jù)0xaaaa，0xbbbb，0xcccc，并完成地址0，1，2中數(shù)據(jù)的讀出，判斷讀寫(xiě)數(shù)據(jù)是否一致，驗(yàn)證SRAM_IF接口模塊功能；

P5：測(cè)試平臺(tái)產(chǎn)生0x55串口激勵(lì)，觀測(cè)SOPC硬件系統(tǒng)是否觸發(fā)中斷以及微處理是否執(zhí)行相應(yīng)的中斷函數(shù)操作。中斷函數(shù)操作內(nèi)容為：將接收的串口數(shù)據(jù)通過(guò)通用IO輸出，驗(yàn)證UART接收功能與微處理器中斷功能。

3.3 SOPC片上系統(tǒng)仿真平臺(tái)工作原理

SOPC硬件系統(tǒng)驗(yàn)證平臺(tái)如圖1中E1部分所示，驗(yàn)證平臺(tái)內(nèi)部微處理器的取指令、譯碼和執(zhí)行等一系列操作均由微處理器仿真級(jí)網(wǎng)表實(shí)現(xiàn)，該仿真級(jí)網(wǎng)表由芯片廠商提供，可精確地反映微處理器工作狀態(tài)，驗(yàn)證平臺(tái)開(kāi)發(fā)人員不需要進(jìn)行過(guò)多關(guān)注，僅需要正確地加載微處理器網(wǎng)表文件。處于仿真平臺(tái)下，SOPC片上系統(tǒng)按照既定的軟件流程工作，當(dāng)系統(tǒng)處于復(fù)位或異常狀態(tài)時(shí)，微處理器指令指針將返回至程序運(yùn)行初始位置，確保SOPC片上系統(tǒng)可恢復(fù)至上電初始狀態(tài)。

SOPC硬件系統(tǒng)驗(yàn)證平臺(tái)進(jìn)行仿真的關(guān)鍵點(diǎn)是如何將C語(yǔ)言軟件代碼轉(zhuǎn)化為硬件仿真驗(yàn)證平臺(tái)中微處理器可識(shí)別執(zhí)行的程序文件，文件轉(zhuǎn)化處理流程如圖1中S1部分所示：在ALTERA公司的軟件開(kāi)發(fā)環(huán)境IDE中進(jìn)行軟件C代碼的開(kāi)發(fā)、編譯和調(diào)試、鏈接打包處理，生成微處理器可執(zhí)行的elf機(jī)器碼，并將最終的機(jī)器碼轉(zhuǎn)化為SOPC硬件仿真平臺(tái)中片內(nèi)程序存儲(chǔ)器可加載的初始化程序文件(*.hex)，假設(shè)程序存儲(chǔ)器初始化程序文件生成錯(cuò)誤，微處理器將獲取錯(cuò)誤的指令或操作數(shù)，這些將導(dǎo)致微控制器無(wú)法完成既定的程序跳轉(zhuǎn)、或執(zhí)行錯(cuò)誤的指令，最終將導(dǎo)致仿真測(cè)試無(wú)法進(jìn)行或無(wú)法獲取正確功能仿真結(jié)果。

4 仿真結(jié)果

SOPC片上系統(tǒng)驗(yàn)證分為宏觀層面與微觀層面，宏觀層面考慮功能能否正常進(jìn)行，例如MCU向一個(gè)外設(shè)GPIO端口寫(xiě)入1，當(dāng)程序執(zhí)行結(jié)束后，端口是否變?yōu)?(仿真波形中高電平)。微觀層面考慮的更加具體，還采用上述例子，MCU向一個(gè)外設(shè)GPIO端口寫(xiě)入1，測(cè)試人員需要關(guān)心程序執(zhí)行結(jié)束到端口輸出為1之間系統(tǒng)處理延時(shí)，需要多少個(gè)機(jī)器時(shí)鐘周期完成上述指令。

仿真結(jié)束后，進(jìn)行片上系統(tǒng)的覆蓋率統(tǒng)計(jì)，查看測(cè)試激勵(lì)是否可覆蓋設(shè)計(jì)所有功能，針對(duì)未覆蓋的分支或語(yǔ)句進(jìn)行分析判斷，補(bǔ)充測(cè)試用例，對(duì)于default等安全保護(hù)類(lèi)型的語(yǔ)句，進(jìn)行文檔說(shuō)明，確定測(cè)試的完備性。

4.1 SOPC片上系統(tǒng)硬件邏輯驗(yàn)證

宏觀層面：SOPC片上系統(tǒng)端口輸出波形如圖2所示，SOPC片上系統(tǒng)內(nèi)部微處理器與外設(shè)之間接口邏輯工作正常，硬件波形顯示接口輸出結(jié)果與軟件工作流程結(jié)果一致，流程如下：

圖2 SOPC硬件端口波形示例圖

P1：微處理內(nèi)部操作無(wú)法通過(guò)端口顯示(端口正常工作輔助說(shuō)明初始化正常)；

P2：微處理與通用I/O接口邏輯正確，依次輸出0x11～0x44；

P3：微處理與UART接口邏輯正確，串口模塊發(fā)送串口0x77；

P4：微處理與SRAM接口邏輯正確，寫(xiě)入讀出操作數(shù)據(jù)一致(由于UART串口波特率較低，顯示好像P4早于P3，其實(shí)UART發(fā)送在SRAM寫(xiě)入數(shù)據(jù)前已啟動(dòng))；

P5：串口模型發(fā)送0x55激勵(lì)數(shù)據(jù)，系統(tǒng)在接收串口數(shù)據(jù)后，中斷信號(hào)d_irq置1有效，觸發(fā)中斷函數(shù)，完成將接收后的串口數(shù)據(jù)通過(guò)通用I/O轉(zhuǎn)發(fā)處理。

4.2 SOPC片上系統(tǒng)性能評(píng)估

微觀層面：通過(guò)硬件邏輯仿真平臺(tái)不僅可查看微處理器與外設(shè)直接接口邏輯是否正常，而且通過(guò)仿真波形窗口可以更加細(xì)致的掌握微處理器性能指標(biāo)，確定軟件代碼的運(yùn)行方式，精確地知悉系統(tǒng)的執(zhí)行、響應(yīng)延時(shí)情況，以及加載串口輸入激勵(lì)完畢直至觸發(fā)中斷響應(yīng)函數(shù)操作之間的時(shí)間延時(shí)等，比如順序執(zhí)行相同的端口賦值操作所引起的端口信號(hào)變換延時(shí)，由于可通過(guò)波形窗口測(cè)量計(jì)算時(shí)間參數(shù)信息，精確度可準(zhǔn)確至納秒級(jí)。結(jié)合圖3～4，通過(guò)微處理器內(nèi)部信號(hào)波形信息更加微觀的得到系統(tǒng)內(nèi)部微處理器的詳細(xì)工作狀態(tài)。

圖3 SOPC片上系統(tǒng)微處理器運(yùn)行詳細(xì)信息

4.2.1 處理器指令執(zhí)行信息

通過(guò)邏輯仿真可獲取重要的微處理器運(yùn)行參數(shù)信息：1)指針地址總線i_address；2)操作數(shù)據(jù)總線d_writedata；3)操作地址總線d_address。這些信號(hào)與上層軟件匯編程序中相應(yīng)數(shù)據(jù)一致。具體如圖3所示，子圖(A)為微處理器總線波形圖；子圖(B)為嵌入式軟件程序；子圖(C)為軟件開(kāi)發(fā)環(huán)境下C代碼所對(duì)應(yīng)匯編代碼。

例如，C語(yǔ)言中IOWR_ALTERA_AVALON _PIO_DATA(PIO_0_DATA,0x11)見(jiàn)箭頭F1，通過(guò)編譯鏈接轉(zhuǎn)化為movhi r3, 65; Addi r3, r3，-28640; movi r2 17; stwio r2 0 (r3)四條機(jī)器碼指令，對(duì)應(yīng)的指令存儲(chǔ)空間地址為0x40436c，0x404370，0x404374，0x404378，指針地址信息對(duì)比見(jiàn)箭頭F1；操作外設(shè)地址空間為0x409020(-28640為0x9020的補(bǔ)碼)，操作地址對(duì)比見(jiàn)箭頭F3；操作數(shù)為0x11(十進(jìn)制為17)，操作數(shù)據(jù)信息對(duì)比見(jiàn)箭頭F2。

4.2.2 處理器指令執(zhí)行時(shí)間性能

通過(guò)邏輯仿真獲取重要的微處理器時(shí)間性能參數(shù)信息：1)如圖3中時(shí)序圖所示，微處理完成一條機(jī)器指令大約需要120～160ns，設(shè)計(jì)中微處理的主頻為50Mhz，即針對(duì)一條機(jī)器指令大約6～8個(gè)微處理器內(nèi)核時(shí)鐘周期；2)微處理器完成UART串口中斷響應(yīng)需要4040ns，完成中斷處理函數(shù)需要10660ns，具體信息如圖4所示。

圖4 SOPC片上系統(tǒng)微處理器中斷性能測(cè)試

4.3 覆蓋率分析

針對(duì)SOPC設(shè)計(jì)源程序執(zhí)行覆蓋率檢查，對(duì)語(yǔ)句和分支進(jìn)行覆蓋率統(tǒng)計(jì)，結(jié)果如下：通過(guò)覆蓋率統(tǒng)計(jì)結(jié)果，the_cpu_0模塊(nios軟核)覆蓋率較低，通過(guò)分析發(fā)現(xiàn)其所屬的cpu_0.vo代碼文件為門(mén)級(jí)網(wǎng)表，是由芯片廠商提供的已驗(yàn)證充分的經(jīng)典設(shè)計(jì)，出錯(cuò)概率較低，驗(yàn)證人員應(yīng)重點(diǎn)關(guān)注設(shè)計(jì)方自己開(kāi)發(fā)并掛載至Avalon_mm總線上的模塊，例如SRAM_IF模塊，確保其代碼分支覆蓋率達(dá)到100%。

圖5 SOPC片上系統(tǒng)測(cè)試覆蓋率

5 結(jié)論

FPGA的SOPC片上系統(tǒng)的仿真平臺(tái)搭建方便快捷，不但保證了仿真過(guò)程中的完整性和準(zhǔn)確性, 還可以準(zhǔn)確地反映出系統(tǒng)的實(shí)時(shí)特性。通過(guò)硬件平臺(tái)仿真結(jié)果波形可以清晰地掌握SOPC片上系統(tǒng)中軟件進(jìn)程執(zhí)行的詳細(xì)內(nèi)容，比如：微處理器端口總線信號(hào)狀態(tài)、工作寄存器狀態(tài)、中斷響應(yīng)情況等，有利于開(kāi)展SOPC片上系統(tǒng)性能的評(píng)價(jià)。針對(duì)一些無(wú)法通過(guò)真實(shí)硬件環(huán)境來(lái)實(shí)現(xiàn)的故障注入模式，或針對(duì)SOPC片上軟件在實(shí)際環(huán)境下運(yùn)行出錯(cuò)的情況，均可以通過(guò)仿真平臺(tái)對(duì)其進(jìn)行故障激勵(lì)注入，對(duì)于SOPC片上系統(tǒng)中查找復(fù)雜的時(shí)序問(wèn)題具有非常重要的意義。

搭建功能仿真測(cè)試平臺(tái)，可以不受硬件環(huán)境制約，在硬件不具備或時(shí)間緊張的情況下，建立基于FPGA的SOPC片上系統(tǒng)的仿真平臺(tái)可實(shí)現(xiàn)軟硬件研制并行進(jìn)行，從而加快片上系統(tǒng)開(kāi)發(fā)進(jìn)程。當(dāng)某些交聯(lián)系統(tǒng)開(kāi)發(fā)完成后，又可以采用真實(shí)系統(tǒng)替代仿真模型進(jìn)行測(cè)試，從而提高了仿真測(cè)試環(huán)境對(duì)系統(tǒng)不同開(kāi)發(fā)階段的適應(yīng)性，節(jié)省了前期硬件實(shí)物開(kāi)發(fā)所需的研制經(jīng)費(fèi)。

[1] 簡(jiǎn)方軍.一種基于平臺(tái)的SOPC軟硬件協(xié)同設(shè)計(jì)與實(shí)現(xiàn)[D]. 中國(guó)科學(xué)院計(jì)算機(jī)技術(shù)研究所, 2006,4. (Jian Fangjun. A Platform-based Cooperattive Design and Implementation of SOPC Software and Hardware [D]. Institute of Computing Technology,Chinese Academy of Science, 2006,4.)

[2] Tian Ze，et al.Embedded System Development and Application [M]. Version2. Press of Beijing University of Aeronautics and Astronautics, 2005.

[3] Li lanying, et al. NiosII Embedded Softcore & the Design Principle and Application of SOPC [M]. Version2. Press of Beijing University of Aeronautics and Astronautics, 2009.