范國(guó)浩， 楊少博， 張艷兵， 馬鐵華

（1.中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051；2.中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051）

雷達(dá)回波存儲(chǔ)設(shè)備的信號(hào)完整性研究

范國(guó)浩1，2， 楊少博1，2， 張艷兵1，2， 馬鐵華1，2

（1.中北大學(xué) 電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051；2.中北大學(xué) 儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051）

該文設(shè)計(jì)高速雷達(dá)回波存儲(chǔ)系統(tǒng)，針對(duì)在系統(tǒng)設(shè)計(jì)過(guò)程中可能出現(xiàn)的影響信號(hào)傳輸完整性的諸多因素進(jìn)行分析，并做出多種預(yù)防性措施。從主要器件選型、PCB板布局布線(xiàn)、疊層設(shè)計(jì)以及在PCB板設(shè)計(jì)制造中結(jié)合IBIS模型與Cadence仿真軟件對(duì)所遇到的差分對(duì)的反射問(wèn)題進(jìn)行分析與研究。在重點(diǎn)分析差分傳輸線(xiàn)理論的基礎(chǔ)上選取高速接口處的1組差分對(duì)提取拓?fù)浣Y(jié)構(gòu)，并對(duì)其在進(jìn)行端接匹配前后接收的信號(hào)進(jìn)行分析及眼圖仿真。實(shí)驗(yàn)結(jié)果表明：采用ESD芯片進(jìn)行端接處理后所接收的眼圖波形變得整齊，抖動(dòng)與尖峰明顯減少。目前采取的措施可以確保實(shí)際存儲(chǔ)設(shè)備工作的可靠性，為工程實(shí)踐提供有益的借鑒。

雷達(dá)回波；存儲(chǔ)測(cè)試；信號(hào)完整性；差分對(duì)；IBIS模型

0 引 言

雷達(dá)技術(shù)向高分辨率方向發(fā)展，增加了雷達(dá)回波的信息量，對(duì)雷達(dá)數(shù)據(jù)記錄設(shè)備的速度提出更高要求，同時(shí)對(duì)存儲(chǔ)設(shè)備PCB板的信號(hào)傳輸也提出更高要求[1]。本文研究設(shè)計(jì)了高速雷達(dá)回波信號(hào)記錄設(shè)備，主要針對(duì)機(jī)載雷達(dá)探測(cè)其他飛行器飛行中的各種參數(shù)并進(jìn)行采集與加密存儲(chǔ)。返回陸地后經(jīng)高速接口進(jìn)行數(shù)據(jù)回讀分析。

對(duì)于高速電路有兩個(gè)方面的含義：1）從頻率角度考慮，數(shù)字電路的頻率達(dá)到或是超過(guò)40～50MHz，且工作于此頻率之上的電路占整個(gè)系統(tǒng)的1/3。2）考慮信號(hào)的上升與下降時(shí)間，若某信號(hào)的上升時(shí)間小于6倍信號(hào)傳輸延時(shí)即認(rèn)為是高速信號(hào)[2]。本文所采集的激光雷達(dá)回波信號(hào)的最大頻率為40MHz，采樣頻率為信號(hào)頻率的4～10倍，數(shù)據(jù)采用的是LVDS低壓差分形式進(jìn)行傳輸。對(duì)于高速的雷達(dá)回波信號(hào)采集存儲(chǔ)設(shè)備，在PCB板的設(shè)計(jì)過(guò)程中需要對(duì)采集、存儲(chǔ)、回讀過(guò)程中信號(hào)傳輸?shù)耐暾赃M(jìn)行分析，以最大程度保證信號(hào)傳輸?shù)牟皇д嫘訹3-4]。本文針對(duì)此問(wèn)題在系統(tǒng)設(shè)計(jì)過(guò)程中主要從PCB布局布線(xiàn)、疊層設(shè)計(jì)、差分對(duì)設(shè)計(jì)等方面進(jìn)行研究，并對(duì)差分對(duì)信號(hào)提出合理的端接，保證數(shù)據(jù)傳輸?shù)耐暾浴?/p>

1 系統(tǒng)結(jié)構(gòu)

系統(tǒng)結(jié)構(gòu)由回波捕捉與信號(hào)調(diào)理、主控存儲(chǔ)、讀數(shù)接口和電源等模塊組成?；夭ú蹲脚c信號(hào)調(diào)理模塊完成有效信號(hào)的捕捉、模數(shù)轉(zhuǎn)換、外部數(shù)據(jù)的匹配、隔離等工作；存儲(chǔ)模塊工作是在主控芯片控制下經(jīng)數(shù)據(jù)緩存電路存入FLASH陣列中。讀數(shù)接口模塊用于設(shè)備采集后的數(shù)據(jù)回讀；電源模塊給其他模塊提供穩(wěn)定、精準(zhǔn)的各等級(jí)電壓。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

圖1 系統(tǒng)結(jié)構(gòu)框圖

系統(tǒng)上電后各個(gè)模塊完成復(fù)位操作，回波捕捉電路捕捉到有效的回波信號(hào)后使系統(tǒng)觸發(fā)，回波信號(hào)經(jīng)信號(hào)調(diào)理電路，之后進(jìn)入模數(shù)轉(zhuǎn)換部分。其輸出類(lèi)型為L(zhǎng)VDS信號(hào)，經(jīng)接口芯片轉(zhuǎn)換為T(mén)TL信號(hào)，經(jīng)FPGA內(nèi)部調(diào)用的FIFO實(shí)現(xiàn)高速數(shù)據(jù)緩沖，并在其控制下存儲(chǔ)至FLASH介質(zhì)中。記錄結(jié)束后通過(guò)USB3.0讀數(shù)接口將數(shù)據(jù)回讀分析，繼而實(shí)現(xiàn)了雷達(dá)回波數(shù)據(jù)從采集到高速傳輸，存儲(chǔ)以及回讀等功能。數(shù)據(jù)高速存儲(chǔ)使用流水線(xiàn)的方式存入FLASH芯片，系統(tǒng)邏輯控制時(shí)序仿真圖如圖2所示。

圖2 系統(tǒng)邏輯控制時(shí)序仿真圖

2 信號(hào)完整性研究

PCB板的設(shè)計(jì)主要是從狹義的信號(hào)完整性（SI）、電源完整性（PI）和電磁兼容性（EMC）3個(gè)角度出發(fā)[3，5]。從原理圖的設(shè)計(jì)，元器件的封裝與布局布線(xiàn)，電路板的疊層與參數(shù)等方面統(tǒng)籌協(xié)調(diào)，綜合規(guī)劃。本存儲(chǔ)系統(tǒng)對(duì)體積有所要求，導(dǎo)致單位面積PCB板上的元件很多，布局布線(xiàn)的密度也很大。在PCB板的設(shè)計(jì)制造過(guò)程中信號(hào)完整性的思想始終貫穿其中[6]。具體的PCB設(shè)計(jì)過(guò)程，如圖3所示。

圖3 PCB設(shè)計(jì)過(guò)程

2.1 主要器件選型

對(duì)于高速系統(tǒng)的設(shè)計(jì)，對(duì)主要器件的選型從高速信號(hào)傳輸角度也需要進(jìn)行全面考慮。在滿(mǎn)足系統(tǒng)設(shè)計(jì)與成本要求的前提下系統(tǒng)的中央控制模塊所采用的可編程邏輯器件為Xilinx公司的Spartan II系列的XC2S50（XCR3256），它擁有1728個(gè)宏單元，大大增強(qiáng)了系統(tǒng)的可擴(kuò)展性。模數(shù)轉(zhuǎn)換器選取具有雙倍速率低壓差分信號(hào)輸出的 14位 65MSPS的 ADS6142，在速度與性能上都滿(mǎn)足設(shè)計(jì)要求。讀數(shù)模塊中USB芯片為CYUSB3014，另外還加有對(duì)接口進(jìn)行保護(hù)的ESD防護(hù)芯片。

2.2 PCB板的布局布線(xiàn)

在進(jìn)行仿真和布線(xiàn)之前要先進(jìn)行預(yù)布局，即按照一般的外形因素、機(jī)械限制和慣例預(yù)先確定關(guān)鍵元器件的位置。器件的布局決定了布線(xiàn)的大致走向和結(jié)構(gòu)、電源和地平面的分割，以及對(duì)EMI和噪聲的控制情況[4，7]。PCB布局堅(jiān)持以下原則：按照信號(hào)流動(dòng)的方向布局各功能模塊在PCB板上的位置；在各功能模塊中以核心器件為中心，將器件歸類(lèi)布局，盡量使其均勻、整齊、緊湊地圍繞著核心器件，并使元器件之間的引線(xiàn)與連線(xiàn)最簡(jiǎn)化；高頻和低頻電路相隔離，模擬與數(shù)字電路相隔離，且數(shù)字器件盡量集中放置以減少走線(xiàn)長(zhǎng)度；晶振盡量靠近其驅(qū)動(dòng)器件，高頻去耦電容放在芯片電源引腳附近[8]。

設(shè)計(jì)的 PCB板尺寸為 56 mm×82 mm，高速數(shù)據(jù)傳輸系統(tǒng)器件較少，先確定LVDS轉(zhuǎn)換芯片DS92LV090A和USB3.0芯片CYUSB3014的位置，然后依次放置擴(kuò)展口接插件、FLASH、電源管理芯片、配置芯片，晶振和去耦電容等。在進(jìn)行前仿真過(guò)程中，根據(jù)線(xiàn)長(zhǎng)和結(jié)構(gòu)優(yōu)化調(diào)整布局。

2.3 PCB板的疊層設(shè)計(jì)

設(shè)計(jì)合理的PCB疊層可以使系統(tǒng)的EMC性能極大改善，同時(shí)會(huì)使回路的輻射效應(yīng)大大減弱。穩(wěn)定可靠的電源平面為信號(hào)提供理想的返回路徑，使之減少環(huán)路面積[9]。多層板應(yīng)用于高速數(shù)字系統(tǒng)設(shè)計(jì)中主要考慮其板層結(jié)構(gòu)設(shè)計(jì)、介質(zhì)選擇和電源/地層的設(shè)計(jì)。參考有關(guān)手冊(cè)和設(shè)計(jì)經(jīng)驗(yàn)，本系統(tǒng)采用的PCB疊層設(shè)置如圖4所示。

圖4 PCB疊層參數(shù)設(shè)置

系統(tǒng)采用8層PCB設(shè)計(jì)，總厚度1.67mm。將中間的兩個(gè)信號(hào)層置于地層與電源層之間，頂部與底部的信號(hào)層與底層相鄰。表層走線(xiàn)為微帶線(xiàn)和內(nèi)層走線(xiàn)為帶狀線(xiàn)。loss tangent是介質(zhì)損耗因數(shù)，其類(lèi)型包括表層、信號(hào)層、電介質(zhì)和電源平面4種。信號(hào)層和電源/地的材料選擇COPPER，厚度設(shè)為0.03mm，絕緣層設(shè)為FR-4材料，通過(guò)改變絕緣層的厚度達(dá)到期望的各層阻抗和PCB厚度。PCB頂層和底層的阻抗最終設(shè)為75.515 Ω，中間信號(hào)層的阻抗設(shè)為52.928Ω。

2.4 差分對(duì)設(shè)計(jì)

如今高速數(shù)字信號(hào)頻率大大提高，邊沿十分陡峭，互聯(lián)結(jié)構(gòu)中各種寄生參數(shù)效應(yīng)也越發(fā)明顯[5]，只有把信號(hào)從發(fā)送端到達(dá)接收端的傳輸看作是消耗一定時(shí)間的“動(dòng)態(tài)過(guò)程”，把高速電路中的互聯(lián)結(jié)構(gòu)當(dāng)作傳輸線(xiàn)對(duì)待，并從電磁波傳播的角度來(lái)理解信號(hào)的傳播[10-11]。在時(shí)鐘頻率和噪聲隔離要求較高的情況下，常使用差分傳輸線(xiàn)。在差分互聯(lián)模式下，成對(duì)擺放著兩條電壓和電流大小相等但極性相反的傳輸線(xiàn)，如圖5所示。兩個(gè)信號(hào)從驅(qū)動(dòng)端出發(fā)，到達(dá)接收端時(shí)根據(jù)兩信號(hào)的數(shù)值差判斷電平高低。

理想時(shí)，兩信號(hào)可用共模分量以及差分分量形式[5]表示：

其中Vcomm表示共模分量，Vdiff表示差分分量。兩條信號(hào)傳輸過(guò)程的環(huán)境是相同的，所以接收端有很好的共模抑制能力，若只考慮其中的差分分量，則兩個(gè)信號(hào)可記為

式中 V1diff、V2diff分別表示第 1個(gè)信號(hào)和第 2個(gè)信號(hào)的差分分量，是兩條電壓相等極性相反的信號(hào)線(xiàn)，其每條差分分量的阻抗都是奇模阻抗Zodd。假設(shè)由差分分量引起的電流為Idiff，則Zodd可表示為

即定義差分阻抗Zdiff為

差分阻抗（或特性阻抗，兩條差分傳輸線(xiàn)之間的阻抗）為單條傳輸線(xiàn)對(duì)地特性阻抗的2倍[12]。通常，差分對(duì)信號(hào)間距越近，其特性阻抗越小[13]（其他因素保持不變的條件下）。常使用的差分對(duì)的特性阻抗為100Ω，有時(shí)也用75Ω。

差分對(duì)中的兩個(gè)單端信號(hào)傳輸?shù)絺鬏斁€(xiàn)末端時(shí)，如果沒(méi)有端接信號(hào)可能發(fā)生反射，接收端波形可能會(huì)產(chǎn)生振鈴。對(duì)差分信號(hào)和共模信號(hào)同時(shí)端接是減小振鈴現(xiàn)象最理想的方式，常用的端接方式有T型和π型端接，如圖6所示。

圖6 差分對(duì)端接方法

圖中電阻R1和R2分別為

兩個(gè)R1串聯(lián)作用在差分信號(hào)上，剛好等于差分阻抗。兩個(gè)R1并聯(lián)再與R2串聯(lián)作用在共模信號(hào)上，阻值為Zeven/2，恰好為共模阻抗的值。

π型端接中電阻R1和R2分別為

那么差分信號(hào)感受到的阻抗為R1//2R2=2Zodd，共模信號(hào)感受到的阻抗為R2/2=Zodd/2，這兩種方法對(duì)差分信號(hào)和共模信號(hào)皆有端接作用。

圖7 USB3.0接口與CYUSB3014之間拓?fù)浣Y(jié)構(gòu)

差分對(duì)設(shè)計(jì)的一個(gè)基本要求就是盡量保持等長(zhǎng)平行布線(xiàn)，如果繞線(xiàn)處不得不改變間距，那么盡量在小范圍內(nèi)改變間距，這樣做的目的是使差分對(duì)兩條傳輸線(xiàn)的延時(shí)相等，使差分信號(hào)畸變變小，并減少共模噪聲引起的抖動(dòng)。由于差分信號(hào)在傳輸過(guò)程中，兩條路徑上遭遇的噪聲干擾完全一樣，這樣其相互產(chǎn)生的電磁場(chǎng)將相互抵消，所以比單端傳輸在減小地線(xiàn)回路噪聲與外部噪聲上更有優(yōu)勢(shì)。需要注意的是，在差分對(duì)與單端線(xiàn)間距較小的情況下，單端線(xiàn)對(duì)差分信號(hào)的串?dāng)_噪聲依然較大，因此，即便是使用差分傳輸，最有效的減小串?dāng)_的方法仍然是盡量拉開(kāi)差分對(duì)與攻擊信號(hào)的間距。對(duì)于差分對(duì)中一條走線(xiàn)的返回電流路徑，參考平面中的返回電流占總電流的90%左右，另一條走線(xiàn)上的返回電流約占10%，因此參考平面對(duì)于差分對(duì)同樣重要。

綜上，針對(duì)差分對(duì)特性阻抗、差分互聯(lián)的反射與端接、串?dāng)_等的分析，進(jìn)行差分對(duì)設(shè)計(jì)。根據(jù)相關(guān)數(shù)據(jù)手冊(cè)建議，信號(hào)線(xiàn)阻抗為90Ω（±7%）的差分值[12]。本設(shè)計(jì)中差分對(duì)的特性阻抗設(shè)為90 Ω，線(xiàn)寬設(shè)為0.28 mm，走線(xiàn)間距設(shè)為0.2 mm，同時(shí)在布線(xiàn)時(shí)將差分信號(hào)線(xiàn)完全與接地層鄰近，盡量遠(yuǎn)離其他信號(hào)線(xiàn)，減少串?dāng)_。本文中差分對(duì)設(shè)計(jì)的重點(diǎn)在于USB接口處，其中USB接口處差分信號(hào)接收端反射現(xiàn)象并不明顯，因此在USB3.0接口與CYUSB3014之間接入ESD芯片，防止靜電干擾，減少外部噪聲。

3 仿真實(shí)驗(yàn)

3.1 SI模型分配

圖8 波形及眼圖仿真

在進(jìn)行仿真前需要對(duì)元器件進(jìn)行模型分配，這里采用（input/output buffer information specification，IBIS）模型仿真。只有IC類(lèi)有源器件能夠分配IBIS模型，DISCRETE無(wú)源器件和IO類(lèi)輸入/輸出器件沒(méi)有IBIS模型。IBIS定義引腳與哪一個(gè)緩沖模型相關(guān)，這里采用手動(dòng)分配模型方式，分配給元器件的信號(hào)模型名不必與Allegro元器件名匹配[14]。如果模型庫(kù)中沒(méi)有某個(gè)器件的IBIS模型，則需要親自創(chuàng)建，確定該器件的引腳寄生參數(shù)和各個(gè)引腳的輸入輸出特性。

USB3.0接口與CYUSB3014之間的3對(duì)差分信號(hào)線(xiàn)起著連接USB3.0芯片與上位機(jī)的關(guān)鍵作用，這些差分對(duì)信號(hào)能否準(zhǔn)確傳輸對(duì)整個(gè)高速數(shù)據(jù)存儲(chǔ)系統(tǒng)起著重要作用，因此必需考慮這些差分信號(hào)在傳輸過(guò)程中的完整性問(wèn)題。此處選取USB3.0接口處的SSRX+和SSRX-差分對(duì)提取拓?fù)浣Y(jié)構(gòu)，并按照前面分析進(jìn)行相關(guān)參數(shù)設(shè)置，拓?fù)浣Y(jié)構(gòu)如圖7所示。

3.2 眼圖仿真

眼圖通過(guò)余暉方式積累疊加，然后顯示采集信號(hào)的比特位[9]。對(duì)高速差分互聯(lián)通常使用眼圖來(lái)評(píng)估信號(hào)的傳輸，從“眼睛”睜開(kāi)的大小（高度及寬度）能看出接收信號(hào)的誤碼率相對(duì)大小，“眼睛”睜開(kāi)得越大，接收的出錯(cuò)概論越小。下面利用Cadence軟件的Allegro PCB SI部件對(duì)差分對(duì)進(jìn)行仿真分析。

圖 7拓?fù)浣Y(jié)構(gòu)中，USB3.0接口為驅(qū)動(dòng)端，CYUSB3014為接收端。對(duì)驅(qū)動(dòng)端激勵(lì)信號(hào)進(jìn)行設(shè)置，激勵(lì)形式為Custom，頻率為400 MHz，采用時(shí)鐘同步方式。傳輸數(shù)據(jù)設(shè)為1024字節(jié)隨機(jī)數(shù)。設(shè)置好參數(shù)后，開(kāi)始仿真。圖8為在添加ESD芯片SP3010-04UTG前后的仿真結(jié)果圖。在仿真結(jié)果中只顯示CYUSB3014接收到的差分信號(hào)，圖8（a）、圖8（b）中接收器所接收到的信號(hào)尖峰明顯，說(shuō)明所受到的抖動(dòng)與外部噪聲對(duì)信號(hào)有較大干擾，眼圖波形失真嚴(yán)重。而進(jìn)行端接匹配之后，如圖8（c）、圖8（d）所示，無(wú)論從接收到的波形的平整程度還是眼圖的優(yōu)化結(jié)果都可以明顯觀察到尖峰與抖動(dòng)減小，足以說(shuō)明信號(hào)得到完整的傳輸。

4 結(jié)束語(yǔ)

本文設(shè)計(jì)了高速雷達(dá)回波信號(hào)存儲(chǔ)設(shè)備，針對(duì)在系統(tǒng)設(shè)計(jì)過(guò)程中可能出現(xiàn)的影響信號(hào)傳輸完整性的諸多因素進(jìn)行分析。主要包括核心器件的選型，PCB板的布局布線(xiàn)，疊層以及差分對(duì)的設(shè)計(jì)。在整個(gè)PCB板的設(shè)計(jì)制造過(guò)程中信號(hào)完整性的思想始終貫穿其中。在重點(diǎn)分析差分傳輸線(xiàn)理論的基礎(chǔ)上選取高速接口處的1組差分對(duì)提取拓?fù)浣Y(jié)構(gòu)，并對(duì)該差分對(duì)在進(jìn)行端接匹配前后進(jìn)行分析及眼圖仿真。實(shí)驗(yàn)結(jié)果表明：采用ESD芯片進(jìn)行端接處理后波形變得整齊，抖動(dòng)與外部噪聲明顯減少，在PCB設(shè)計(jì)過(guò)程采用的多種預(yù)防性措施保證系統(tǒng)傳輸信號(hào)的完整，使存儲(chǔ)設(shè)備穩(wěn)定工作。

[1]任敏.基于FPGA的雙通道機(jī)載數(shù)據(jù)存儲(chǔ)系統(tǒng)設(shè)計(jì)[D].太原：中北大學(xué)，2015.

[2]王澤強(qiáng).高速電路之信號(hào)回流路徑分析[J].現(xiàn)代電子技術(shù)，2013，36（1）：155-157，160.

[3]周潤(rùn)景，蘇良碧.Cadence高速電路板設(shè)計(jì)與仿真[M].4版.北京：電子工業(yè)出版社，2011：97-105.

[4]王雪茹.信號(hào)完整性對(duì)雷達(dá)對(duì)抗系統(tǒng)的影響[D].西安：西安電子科技大學(xué)，2014.

[5]郁昊，葉勇.基于雷達(dá)處理機(jī)高速信號(hào)的信號(hào)完整性設(shè)計(jì)[J].測(cè)控技術(shù)，2012，31（3）：128-130，134.

[6]楊少博，裴東興，岳孝忠.高速數(shù)據(jù)采集系統(tǒng)中USB3.0數(shù)據(jù)傳輸接口設(shè)計(jì)[J].電子器件，2015，38（4）：912-916.

[7]劉定坤.差分對(duì)對(duì)信號(hào)完整性的分析[J].電子制作，2013（11）：162.

[8]李小榮.高速數(shù)模混合電路信號(hào)完整性分析與PCB設(shè)計(jì)[D].杭州：杭州電子科技大學(xué)，2010.

[9]王祥.信號(hào)完整性在高速PCB設(shè)計(jì)中的應(yīng)用[D].上海：復(fù)旦大學(xué)，2013.

[10]ZHOU S L，GUAN Y L，TANG X K.Signal integrity analysis of high-speed signal connector USB3.0[J].Advanced Materials Research，2013（760）：320-324.

[11]陳蘭兵.Cadence高速電路設(shè)計(jì)：Allegro Sigrity SI/PI/EMI設(shè)計(jì)指南[M].北京：電子工業(yè)出版社，2014：171-178.

[12]沈立，朱來(lái)文，陳宏偉，等.高速數(shù)字設(shè)計(jì)[M].北京：電子工業(yè)出版社，2010：213-227.

[13]于爭(zhēng).信號(hào)完整性揭秘：于博士SI設(shè)計(jì)手記[M].北京：機(jī)械工業(yè)出版社，2013：91-99.

[14]田廣錕，范如東.高速電路PCB設(shè)計(jì)與EMC技術(shù)分析[M].北京：電子工業(yè)出版社，2011：41-49.

（編輯：李妮）

Research on signal integrity of radar echo storage equipment

FAN Guohao1，2，YANG Shaobo1，2，ZHANG Yanbing1，2，MA Tiehua1，2
（1.National Key Laboratory for Electronic Measurement Technology，North University of China，Taiyuan 030051，China；2.Key Laboratory of Instrumentation Science&Dynamic Measurement of Ministry of Education，North University of China，Taiyuan 030051，China）

A high-speed radar echo storage system was designed and in view of the many factors that may affect the signal transmission integrity in the system design process,a variety of preventive measures were taken.From the main component selection,PCB locating and wiring,stack design and PCB design and manufacturing,IBIS model and Cadence simulation software were combined to analyze and study the problems of signal integrity differential pair reflection encountered in the radar echo storage system.On the basis of analysis on difference transmission line theory,a group of differential pair at high-speed interface was selected to extracts its topological structure.Analysis and eye pattern simulation were conducted for the signals received before and after termination matching.Experimental results show that using ESD chip for termination processing can reduce the jitter and external noise and neat the eye pattern.These measures can ensure reliability of the actual storage device and provide a useful reference for engineering practices.

radar echo；storage test；signal integrity；difference pair；IBIS model

A

：1674-5124（2017）02-0139-06

10.11857/j.issn.1674-5124.2017.02.028

2016-05-10；

：2016-08-30

范國(guó)浩（1991-），男，山西汾陽(yáng)市人，碩士研究生，專(zhuān)業(yè)方向?yàn)橹悄軆x器與動(dòng)態(tài)測(cè)試。

張艷兵（1973-），男，山西運(yùn)城市人，副教授，碩士生導(dǎo)師，研究方向?yàn)閯?dòng)態(tài)測(cè)控與智能儀器、計(jì)算機(jī)控制。