戴立新，馮立康，洪國東，陳珍海，葉愛民

（1.黃山市七七七電子有限公司，安徽黃山245041；2.中國電子科技集團(tuán)公司第58研究所，江蘇無錫214072；3.江西省電力公司，南昌330096）

用于高速流水線ADC的低抖動多相時鐘產(chǎn)生電路

戴立新1，馮立康1，洪國東1，陳珍海2，葉愛民3

（1.黃山市七七七電子有限公司，安徽黃山245041；2.中國電子科技集團(tuán)公司第58研究所，江蘇無錫214072；3.江西省電力公司，南昌330096）

設(shè)計了一種用于高速流水線ADC的多相時鐘產(chǎn)生電路。通過采用一種高靈敏度差分時鐘輸入結(jié)構(gòu)和時鐘接收電路，降低了輸入時鐘的抖動。該多相時鐘產(chǎn)生電路已成功應(yīng)用于一種12位250 MSPS流水線ADC，電路采用0.18 μm 1P5M 1.8 V CMOS工藝實現(xiàn)，面積為2.5 mm2。測試結(jié)果表明，該ADC在全速采樣條件下對20 MHz輸入信號的信噪比（SNR）為69.92 dB，無雜散動態(tài)范圍（SFDR）為81.17 dB，積分非線性誤差（INL）為-0.4～+0.65 LSB，微分非線性誤差（DNL）為-0.2～+0.15 LSB，功耗為320 mW。

流水線模數(shù)轉(zhuǎn)換器；時鐘產(chǎn)生；時鐘接收

1 引言

高速ADC是一個時控系統(tǒng)，其必須嚴(yán)格按時間序列進(jìn)行信號采樣和模數(shù)轉(zhuǎn)換，因而對高穩(wěn)定時鐘的要求特別高。時鐘的抖動直接決定了ADC能達(dá)到的信噪比。流水線ADC電路的工作需要多相位、不同占空比時鐘信號的控制，時鐘信號的上升沿控制著ADC的采樣和偶數(shù)級流水線的量化，下降沿控制信號的保持和奇數(shù)級流水線的量化[1～2]。因此高穩(wěn)定的時鐘對于高速流水線ADC異常重要。

本文基于0.18 μm CMOS工藝設(shè)計了一種用于高速流水線ADC的多相時鐘產(chǎn)生電路，并成功運用于一款12位250MSPS流水線ADC中，測試結(jié)果表明所設(shè)計的ADC性能良好。

2 電路結(jié)構(gòu)

對于高速流水線ADC所需的低抖動多相時鐘的實現(xiàn)，本文采用輸入時鐘恢復(fù)整形、相位產(chǎn)生電路和時鐘緩沖驅(qū)動電路級聯(lián)使用的方式獲得。如圖1所示，輸入差分互補(bǔ)時鐘首先進(jìn)入時鐘接收及恢復(fù)整形模塊，將片外原始輸入時鐘進(jìn)行轉(zhuǎn)化得到電源地擺幅互補(bǔ)時鐘；其次該互補(bǔ)時鐘分別進(jìn)入一個時鐘相位產(chǎn)生模塊，產(chǎn)生流水線ADC工作所需要的多相時鐘；最后多相時鐘經(jīng)時鐘輸出緩沖Buffer輸出到各級子級電路中。

圖1 低抖動時鐘產(chǎn)生電路系統(tǒng)結(jié)構(gòu)框圖

3 電路實現(xiàn)

3.1 時鐘接收及恢復(fù)電路

高速ADC的采樣時鐘通常采用差分輸入，因此其接收電路類似一個比較器電路。差分時鐘輸入的共模電平基本設(shè)置在VDD/2左右，差分信號經(jīng)過一個單端放大器進(jìn)行放大，放大之后的信號經(jīng)過緩沖器整形即可得到標(biāo)準(zhǔn)擺幅的時鐘信號。

圖2所示為本文設(shè)計的差分時鐘接收電路，圖中MPl、MP2、MNl、MN2、MN8和MN9組成的施密特觸發(fā)器，以檢測一個大于50 mV的遲滯電壓[3]。在電路中有兩個反饋路徑，第一個反饋是負(fù)反饋，通過MP1和MP2的共源節(jié)點的電流串聯(lián)負(fù)反饋。第二個反饋是一個正反饋，通過連接MN8和MN9的源和漏的并聯(lián)電壓正反饋。如果正反饋的系數(shù)小于負(fù)反饋的系數(shù)，整個電路將會變成一個負(fù)反饋，同時失去遲滯效應(yīng)。如果正反饋的系數(shù)大于負(fù)反饋的系數(shù)，整個電路將會變成一個正反饋，遲滯效應(yīng)將會出現(xiàn)在電壓傳送線上。作為一個低壓信號，一個電路需要一個固定的遲滯特性（或一個20～50 mV的遲滯電壓）以便改善接受電路接口的抗干擾性。在圖2的電路里，為了確保一個25 mV的遲滯電壓，MN8和MN9需要以一個固定電流增加寬長比，這樣整個電路變成了正反饋，但電路的工作速度減慢了。

圖2所示時鐘接收及恢復(fù)電路對高質(zhì)量的外部輸入時鐘進(jìn)行處理即可得到非常穩(wěn)定的內(nèi)部時鐘Clkout。為得到高穩(wěn)定度時鐘，通常需要使用專用的時鐘產(chǎn)生電路為高性能流水線ADC提供采樣時鐘。然而在實際系統(tǒng)應(yīng)用中，為減小系統(tǒng)復(fù)雜度，ADC所需時鐘通常直接由應(yīng)用系統(tǒng)中的數(shù)字信號處理電路直接提供。而該類電路所提供時鐘的抖動特性和穩(wěn)定度基本上難以滿足高性能流水線ADC的時鐘要求。因此，為降低ADC對外部時鐘的性能要求，ADC片內(nèi)時鐘恢復(fù)模塊通常在圖2所示電路的后端增加使用多相位時鐘產(chǎn)生電路，以保證ADC內(nèi)部工作所使用時鐘的高穩(wěn)定度。

圖2 時鐘接收電路

3.2 多相非交疊時鐘產(chǎn)生電路

對于流水線型ADC，其子級電路為完成對模擬輸入信號的采樣和保持，需要一個兩相時鐘來控制電路的工作狀態(tài)。在高速高精度的要求下，兩相時鐘之間的相位偏差與時鐘相位抖動等將直接影響到信號的動態(tài)性能[4]。圖3所示即為本文采用的兩相非交疊時鐘電路，其中CLKIN為外部輸入的高精度基準(zhǔn)時鐘信號，Φ1和Φ2為電路輸出的兩相非交疊信號。同時在流水線模塊中，通常為消除開關(guān)管的溝道電荷注入效應(yīng)和時鐘饋通效應(yīng)等非線性影響，需要加入輔助的時鐘信號，Φ1′和Φ2′是為了消除上述非線性而設(shè)計的輔助時鐘輸出信號。

圖3 兩相非交疊時鐘電路

該時鐘電路通過一個RS觸發(fā)器產(chǎn)生，通過兩個反相器的延時來控制非交疊的間隔時間。輔助時鐘電路通過非交疊時鐘信號同該信號與兩反相器延時后在與門電路作用下產(chǎn)生，通過與門電路可使兩時鐘信號的上升沿對齊，輔助時鐘與非交疊時鐘信號的延時時間由反相器的延時大小決定。引入兩個輔助時鐘Φ1′和Φ2′分別在各自對應(yīng)的原始時鐘信號Φ1和Φ2關(guān)斷前關(guān)斷。其理想的波形圖如圖4所示。其中t1為Φ1′提前Φ1時鐘關(guān)斷的時間，t2為Φ1和Φ2兩相非交疊的延遲時間對于反相器構(gòu)成的延時單元，當(dāng)管子尺寸過小時，會使得反相器的延時時間過短，且很難驅(qū)動大負(fù)載信號，且小尺寸會對時鐘抖動比較敏感。當(dāng)管子尺寸太大時又會占用較大的版圖面積。通過在輸出時鐘信號與負(fù)載間加緩沖器來兼顧面積和延遲時間的問題。圖4所述時鐘相位產(chǎn)生電路可用于產(chǎn)生簡單的兩相非交疊時鐘，通過擴(kuò)展觸發(fā)器和反饋環(huán)路也可以產(chǎn)生四相不交疊時鐘。

圖4 兩相非交疊時鐘時序

4 試驗結(jié)果

本文所設(shè)計多相時鐘產(chǎn)生電路被運用于一款12位250 MSPS流水線ADC芯片電路中，用于提供采樣保持電路和各級流水線子級電路的采樣和復(fù)位時鐘。該12位ADC的系統(tǒng)框圖如圖5所示，輸入模擬信號處理通道包括一個高速采樣保持電路，一級4.5-bit流水線子級電路，3級開關(guān)電容2.5-bit子級電路和最后一級3-bit flash ADC電路[5]。各級子級電路所量化得到的數(shù)字碼最后進(jìn)入延時同步和數(shù)字糾錯模塊，經(jīng)移位累加得到最后12位輸出碼字。電路采用0.18 μm 1P5M 1.8 V CMOS工藝。時鐘產(chǎn)生電路的位置為圖中右下角的Clock模塊。圖6給出了12位250 MSPS流水線ADC的典型FFT測試結(jié)果，輸入為20 MHz正弦信號，峰峰值為2 V，幅度為-1 dBm，測得SNR為69.92 dB，SFDR為81.17 dB，表明所設(shè)計的時鐘產(chǎn)生電路滿足12位高速ADC的系統(tǒng)設(shè)計要求。

圖5 ADC系統(tǒng)結(jié)構(gòu)圖

圖6 ADC FFT測試結(jié)果

5 結(jié)論

本文基于0.18 μm CMOS工藝設(shè)計了一種用于高速流水線ADC的低抖動多相時鐘產(chǎn)生電路，并被運用于一款12位250 MSPS流水線ADC芯片電路中，用于提供采樣保持電路和各級流水線子級電路的采樣和復(fù)位時鐘。測試結(jié)果顯示，該ADC對輸入為20MHz的正弦信號，測得的SNR為69.92 dB，SFDR為81.17 dB，表明所設(shè)計的時鐘產(chǎn)生電路滿足12位高速ADC的系統(tǒng)設(shè)計要求。該低抖動多相時鐘產(chǎn)生電路非常適合應(yīng)用于各類高速高精度ADC中以提供多相低抖動時鐘。

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Low-Jitter Multi-Phase Clock Generator for High Speed Pipelined ADC

DAI Lixin1,FENG Likang1,HONG Guodong1,CHEN Zhenhai2,YE Aimin3（1.Huangshan triple seven electronics Co.,Ltd.,Huangshan 245041,China；2.China Electronic Technology Group Corporation No.58 Research Institute,Wuxi 214072,China；3.Jiangxi electric power company,Nanchang 330096,China）

A Low jitter multi-phase clock generator for high speed pipelined ADC is presented.In order to reject the clock jitter,the high sensitivity differential clock input structure and clock receiver is used.A 12-bit 250 MSPS pipelined ADC based on the proposed sub-stage circuit is presented.The ADC is manufactured in 0.18 μm 1P5M 1.8 V CMOS process,with a die area of 2.5 mm2.The test result shows that the ADC achieves an SNR of 69.92 dB,an SFDR of.81.17 dB,an INL of-0.4 to+0.65 LSB,a DNL of-0.2 to+0.15 LSB and a power consumption of 320 mW for 20 MHz input at full sampling speed.

pipelined analog-to-digital converter;clock generator;clock receiver

TN402

A

1681-1070（2017）02-0025-03

戴立新（1967—），男，安徽黃山人，現(xiàn)任黃山市七七七電子有限公司董事長兼總經(jīng)理，祁門縣電子行業(yè)協(xié)會副會長，1992年起一直從事功率半導(dǎo)體芯片和集成電路的研發(fā)與制造工作，在該領(lǐng)域獲得國家發(fā)明和實用新型等專利12項。

2016-9-30