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        夾層式疊層芯片引線鍵合技術(shù)及其可靠性

        2017-02-27 02:19:59常乾朱媛曹玉媛丁榮崢
        電子與封裝 2017年2期
        關(guān)鍵詞:金球

        常乾,朱媛,曹玉媛,丁榮崢

        (中國電子科技集團(tuán)公司第58研究所,江蘇無錫214035)

        夾層式疊層芯片引線鍵合技術(shù)及其可靠性

        常乾,朱媛,曹玉媛,丁榮崢

        (中國電子科技集團(tuán)公司第58研究所,江蘇無錫214035)

        隨著電子封裝技術(shù)的快速發(fā)展,疊層封裝成為一種廣泛應(yīng)用的三維封裝技術(shù),該技術(shù)能夠滿足電子產(chǎn)品高性能、輕重量、低功耗、小尺寸等日益增長的需求。針對陶瓷封裝腔體中的夾層式疊層芯片結(jié)構(gòu),鍵合點與鍵合引線處于陶瓷外殼空腔中,未有塑封料填充固定,區(qū)別于塑封疊層芯片封裝器件,優(yōu)化其引線鍵合技術(shù),并做了相應(yīng)可靠性評估試驗。鍵合引線偏移長度最大為0.119 mm,未出現(xiàn)鍵合引線間隙小于設(shè)計值、碰絲短路等情況,為高可靠疊層芯片封裝研究提供了參考。

        空腔鍵合;疊層芯片;BSOB;可靠性

        1 引言

        近年來,我國航空航天對電子產(chǎn)品高可靠、低功耗、小尺寸的需求不斷提高,推動了國產(chǎn)化微電子陶瓷封裝向更輕小、更低功耗、更高可靠性的三維封裝方向發(fā)展[1]。三維封裝不但提高了封裝密度,而且減小了芯片之間互連導(dǎo)線的長度,提高了器件的傳輸速率,另外集成多芯片的三維封裝還可以實現(xiàn)封裝體的功能多元化[1]。

        芯片疊層封裝技術(shù)是目前廣泛應(yīng)用的三維封裝技術(shù)。芯片疊層封裝就是把多個芯片在垂直方向上粘接起來,利用引線鍵合工藝達(dá)到芯片與外殼的互連,然后進(jìn)行密封。其結(jié)構(gòu)主要分為大小不同芯片的封裝和大小相同芯片的封裝。對于大小不同的芯片封裝,主要采用金字塔型疊層封裝,下層芯片的面積要大于上層,芯片一層一層累加,呈金字塔形狀[2],如圖1(a)所示;對于大小一樣的芯片封裝,一般選擇十字堆疊方式[2],然后將芯片與外殼通過鍵合互連起來,如圖1(b)所示。

        如圖1所示,在十字交叉疊層的結(jié)構(gòu)中,芯片鍵合的引出端只能在芯片的兩側(cè),限制了這種堆疊方式的使用范圍。所以針對四面都有引出端的相同大小芯片疊層,發(fā)展了一種夾層式疊層封裝:將相同尺寸的芯片在Z方向上一層一層累加,在上下疊層的兩功能芯片間增加一個尺寸、厚度合適的硅墊片,為引線鍵合提供了足夠空間[2],如圖2所示。

        圖1 疊層封裝結(jié)構(gòu)

        圖2 夾層式疊層結(jié)構(gòu)

        上述結(jié)構(gòu)在塑封器件中已是常見結(jié)構(gòu),且堆疊層數(shù)更多,芯片厚度低于50 μm,本文所述的陶瓷封裝器件中采用圖2所示的結(jié)構(gòu),該結(jié)構(gòu)處于平行縫焊的空腔中,如圖3所示,與塑封器件區(qū)別在于未注塑。在夾層式疊層芯片引線鍵合技術(shù)優(yōu)化的基礎(chǔ)上,對其進(jìn)行了可靠性試驗,重點評估可靠性試驗前后鍵合強(qiáng)度變化量以及鍵合引線偏移量。

        圖3 0.80 mm節(jié)距陶瓷封裝CSOP54器件空腔結(jié)構(gòu)

        2 夾層式疊層芯片封裝

        2.1 原材料及器件封裝結(jié)構(gòu)

        本文采用陶瓷外殼CSOP54封裝進(jìn)行夾層式疊層芯片引線鍵合技術(shù)的試驗,外形結(jié)構(gòu)如圖4所示,試驗樣品信息見表1。

        2.2 工藝流程

        采用JM7000導(dǎo)電膠粘接底層芯片,固化條件為300℃、0.5 h;采用Φ30 μm金絲,超聲金絲球焊完成底層芯片鍵合;然后采用2025D絕緣膠粘接硅墊片和頂層芯片,固化條件為150℃、2 h固化;接著完成頂層芯片的金絲鍵合;最后進(jìn)行平行縫焊以及可靠性測試,工藝流程如圖5所示。

        圖4 0.80 mm節(jié)距CSOP54陶瓷外殼外形結(jié)構(gòu)尺寸圖

        表1 存儲器疊層芯片樣品信息表

        圖5 十字交叉型疊層封裝工藝流程圖

        2.3 反向引線鍵合技術(shù)

        疊層芯片的引線鍵合工藝要在狹小的空間范圍內(nèi)實現(xiàn)立體鍵合,是整個疊層芯片引線鍵合工藝的難點。硅墊片厚度200 μm,要求引線鍵合弧高應(yīng)低于200 μm,以避免上下疊層芯片之間的引線短路。傳統(tǒng)的引線鍵合工藝以芯片鍵合區(qū)為第一焊點、引腳為第二焊點的順序進(jìn)行鍵合,如果拱絲過低,第一焊點彎曲角過大,線弧容易在球形鍵合的頸部斷裂,所以一般弧高控制在200~400 μm之間,不能滿足疊層芯片鍵合工藝要求。

        采用反向引線鍵合技術(shù)BSOB(Bond Stitch on Ball),以陶瓷外殼上的引腳為第一焊點,芯片鍵合區(qū)為第二焊點的順序進(jìn)行鍵合[3~4]。通過引線鍵合參數(shù)的調(diào)整[5],采用反向引線鍵合技術(shù),本試驗成功實現(xiàn)Φ30 μm金絲線弧高度小于100 μm的引線鍵合,圖6是芯片上的焊點SEM圖,弧高60 μm左右,鍵合點直徑75 μm左右。

        圖6 Φ30 μm金絲反向引線鍵合SEM圖

        對于夾層式疊層芯片封裝,頂層芯片的邊緣部分架空在中間硅墊片的外側(cè),處于懸空狀態(tài)。這種懸掛結(jié)構(gòu)的頂層芯片在引線鍵合過程中會翹曲變形,鍵合力和形變應(yīng)力將導(dǎo)致外懸芯片碎裂或焊接不上等可靠性問題[7]。

        試驗中通過優(yōu)化引線鍵合參數(shù),包括鍵合的劈刀類型、功率、溫度、時間等,在控制引線鍵合強(qiáng)度、形變、弧度等質(zhì)量的基礎(chǔ)上,達(dá)到疊層芯片頂層外懸鍵合處不會碎裂的要求[8]。其SEM圖片如圖7所示,可以看出外懸部分(1.5 mm)的芯片在引線鍵合后無裂紋。

        圖7 芯片外懸的引線鍵合SEM照片

        3 懸空引線的可靠性評估

        夾層式疊層芯片封裝,頂層的鍵合引線長度較大,底層的引線弧高較低,使得懸空的引線在長期高溫貯存過程中或受到熱沖擊和恒定加速度等惡劣條件后容易變形、扭曲,嚴(yán)重的甚至?xí)斐上噜徱€之間的短路[9]。依照GJB548B-2005中針對單芯片封裝考核的要求,對CSOP54封裝器件進(jìn)行了可靠性試驗,并對其鍵合強(qiáng)度變化及鍵合引線偏移量進(jìn)行了評估。與單芯片封裝電路相比,CSOP54陶瓷封裝器件中封裝層數(shù)共計為6層,粘接層數(shù)達(dá)到了6層,陶瓷封裝內(nèi)部腔內(nèi)膠量較多,因此對可靠性試驗后的內(nèi)部氣氛也進(jìn)行了評估。

        可靠性考核內(nèi)容選取高溫貯存、熱沖擊、恒定加速度以及試驗前后鍵合強(qiáng)度測試等。后續(xù)進(jìn)行對比試驗驗證,將10個不同樣品進(jìn)行5個試驗:試驗1選取1#~10#共10個樣品進(jìn)行高溫貯存試驗(參考GB/T4937-1995第Ⅲ篇,第2條),接著試驗2選取4#~9#共6個樣品進(jìn)行熱沖擊50次循環(huán)試驗(參考GJB548B-2005,方法1011.1,試驗條件B),試驗3選取5#~9#共5個樣品進(jìn)行100次循環(huán)試驗(參考GJB548B-2005,方法1011.1,試驗條件B),試驗4選取6#~9#共4個樣品進(jìn)行恒定加速度20 000 g試驗(參考GJB548B-2005,方法2001.1,試驗條件D),最后試驗5選取8#~9#共2個樣品進(jìn)行恒定加速度30000g試驗(參考GJB548B-2005,方法2001.1,試驗條件E)。

        Cyclone-30將主要為東印度提供放射性同位素,但也能夠滿足整個國家的需求,并具有鍺-68和鈀-103的出口潛力。

        其中試驗1合格判據(jù)為電測試合格,無外引線脫落、陶瓷外殼破裂或蓋板脫落;試驗2和3的合格判據(jù)為電測試合格,陶瓷外殼、外引線、封口無缺陷和損壞,標(biāo)志清晰;試驗4和5的合格判據(jù)為電測試合格,無外引線段落、封殼破裂或蓋帽脫落。試驗結(jié)果如表2所示,可以看出10個試驗樣品的5項可靠性考核全部合格。為保證產(chǎn)品鍵合可靠性,在上述可靠性試驗基礎(chǔ)上還開展了鍵合引線試驗前后強(qiáng)度變化以及鍵合引線偏移量評估,以了解工藝冗余能力。

        3.1 引線鍵合強(qiáng)度試驗

        針對試驗中疊層芯片的鍵合技術(shù),進(jìn)行鍵合強(qiáng)度的可靠性試驗,包括抗拉強(qiáng)度試驗和抗剪強(qiáng)度試驗。

        3.1.1 金絲抗拉強(qiáng)度

        金絲抗拉強(qiáng)度試驗參考GJB548B-2005,方法2011.1,試驗條件D:在引線中央施加與芯片表面垂直的拉力。選取4#、5#、6#、8#、10#共5個樣品,每個樣品選取11根底層鍵合引線和11根頂層鍵合引線。試驗合格判據(jù)為Φ30 μm金絲最小鍵合強(qiáng)度不小于3 gf。

        表2 主要可靠性試驗項目及結(jié)果

        5個樣品鍵合絲的抗拉情況如圖8所示,以3 gf作為過程控制下限。10#樣品22根鍵合絲抗拉強(qiáng)度最小值為11.2 gf,Cpk=6.03;4#樣品22根鍵合絲抗拉強(qiáng)度最小值為8.7 gf,Cpk=3.78;5#樣品22根鍵合絲抗拉強(qiáng)度最小值為9.4 gf,Cpk=3.91;6#樣品22根鍵合絲抗拉強(qiáng)度最小值為9.1 gf,Cpk=4.67;8#樣品22根鍵合絲抗拉強(qiáng)度最小值為8.8 gf,Cpk=3.66。

        圖8 鍵合絲抗拉強(qiáng)度測試結(jié)果

        從試驗結(jié)果可以看出,5個樣品最小抗拉強(qiáng)度均大于判據(jù)3 gf,全部合格;5個樣品Cpk值均大于1.67,顯示制程能力強(qiáng);22個鍵合絲的抗拉強(qiáng)度波動范圍為15%~24%之間,較為穩(wěn)定。

        另外,從圖8不同樣品抗拉強(qiáng)度的比較中可以看出,5個樣品不僅抗拉強(qiáng)度均遠(yuǎn)超過標(biāo)準(zhǔn),而且5個樣品雖然經(jīng)過不同的可靠性試驗,但是抗拉強(qiáng)度基本保持在同一水平。這說明試驗中采用的鍵合方法使鍵合絲的抗拉強(qiáng)度在常規(guī)可靠性試驗考核前后并未發(fā)生明顯變化,可靠性高。

        外殼上鍵合點金球抗剪強(qiáng)度試驗參考EIA/JESD22-B116 Wire Bond Shear Test Method(金球剪切強(qiáng)度測試方法):用推刀在外殼的金球上進(jìn)行球剝離強(qiáng)度測試。其中金球直徑按照金絲直徑的2.5倍計算,為Φ75 μm。選取經(jīng)過不同梯度試驗的5個樣品,每個樣品選取22個外殼上的鍵合點進(jìn)行測試。測試合格判據(jù)為Φ75 μm金絲球單個金球最小剪切值不小于21.1 gf。

        5個樣品的金球抗剪強(qiáng)度測試結(jié)果如圖9所示,以21.1 gf作為過程控制下限。10#樣品金球抗剪強(qiáng)度最小值為39.1 gf,Cpk=2.65;4#樣品金球抗剪強(qiáng)度最小值為39.6 gf,Cpk=2.99;5#樣品金球抗剪強(qiáng)度最小值為34.2 gf,Cpk=1.79;6#樣品金球抗剪強(qiáng)度最小值為35.3 gf,Cpk=2.24;8#樣品金球抗剪強(qiáng)度最小值為38.4 gf,Cpk=2.34;5個樣品Cpk值均大于1.67,顯示制程能力強(qiáng)。

        圖9 金球抗剪強(qiáng)度測試結(jié)果

        從試驗測試結(jié)果可以看出,5個樣品最小金球抗剪強(qiáng)度均大于判據(jù)21.1 gf,全部合格;5個樣品Cpk值均大于1.67,顯示制程能力強(qiáng);22個鍵合點的金球抗剪強(qiáng)度波動范圍在22%~30%之間,較為穩(wěn)定。

        另外,從圖9不同樣品的金球抗剪強(qiáng)度值比較中可以看出,5個樣品不僅金球抗剪強(qiáng)度均遠(yuǎn)超過標(biāo)準(zhǔn),而且雖然經(jīng)過不同的可靠性試驗,但其金球抗剪強(qiáng)度基本保持在同一水平,說明試驗中采用的鍵合方法使鍵合點金球抗剪強(qiáng)度在極限可靠性考核前后并未發(fā)生明顯變化,可靠性高。

        3.2 鍵合引線偏移

        鍵合引線偏移測量樣品選取7#~10#,將樣品開帽后測量,XY方向各找一邊進(jìn)行引線偏移測量,測量的鍵合引線位置區(qū)域如圖10所示。使用SEM進(jìn)行掃描測量,偏移測量位置點、偏移量測量方式如圖11所示。

        圖10 鍵合引線偏移開帽圖

        圖11 鍵合引線偏移量測位置點、偏移量測量示意圖

        可靠性試驗開始前,對10#樣品進(jìn)行SEM掃描,記錄鍵合引線偏移量??煽啃栽囼灪?,7#~10#樣品鍵合引線偏移角度值如表3所示。7#~10#樣品鍵合引線偏移量以試驗前10#樣品的偏移角度為基準(zhǔn)值,如表3所示。

        表3 樣品鍵合引線偏移角度

        本案例中最長引線長度為1.14 mm,按該值進(jìn)行計算,目標(biāo)引線各偏移量如表4所示,最大值為0.1193 mm,該目標(biāo)引線設(shè)計間隙為0.2032 mm,在本案例中可以忽略。

        表4 目標(biāo)鍵合引線偏移量

        3.3 內(nèi)部氣氛試驗

        試驗選取1#~3#試驗樣品(只進(jìn)行過高溫貯存試驗)。內(nèi)部水汽含量測試試驗參考GJB548B-2005,方法1018.1:在100±5℃時烘烤16~24 h,測出水汽含量。試驗合格判據(jù)為水汽含量≤5000×10-6(V/V)。試驗結(jié)果如表5所示,從試驗結(jié)果可知經(jīng)過150℃、1000 h高溫貯存后,3個試驗樣品內(nèi)部水汽含量都遠(yuǎn)遠(yuǎn)低于5000×10-6(V/V)。

        表5 內(nèi)部水汽測試值

        4 結(jié)論

        夾層式疊層芯片的引線鍵合在采用反向低弧引線鍵合技術(shù)時,可實現(xiàn)0.2 mm間隙、弧高≤100 μm(實際可達(dá)60 μm)的引線鍵合,且引線不注塑包裹也可以通過GJB548B-2005相關(guān)的高溫貯存、熱沖擊和恒定加速度等環(huán)境試驗。通過試驗前和試驗后的引線鍵合強(qiáng)度測試和EIA/JESD22-B116金球抗剪強(qiáng)度測試、鍵合引線偏移測試,結(jié)果顯示引線鍵合強(qiáng)度和金球抗剪強(qiáng)度合格,試驗后鍵合引線偏移最大長度為0.1193 mm。多層堆疊的內(nèi)部水汽含量也能達(dá)到相關(guān)要求,表明按本文所述設(shè)計規(guī)則設(shè)計的夾層式疊層芯片封裝的存貯器,其空封鍵合引線技術(shù)是可行的,質(zhì)量能達(dá)到要求,工藝可靠性也較好,不存在碰絲短路隱患,可以在后續(xù)產(chǎn)品中使用,也為集成電路三維封裝采用該技術(shù)提供了參考。

        [1]郝旭丹,金娜,王明皓.三維封裝疊層技術(shù)[J].微處理機(jī),2001,4:16-18.

        [2]李丙旺,徐春葉,歐陽徑橋.芯片疊層封裝工藝技術(shù)研究[J].電子與封裝,2012,12(1):7-10.

        [3]孫宏偉.疊層芯片封裝技術(shù)與工藝探討[J].電子工業(yè)專用設(shè)備,2006,35(5):65-74.

        [4]金冬梅.疊層芯片封裝的低弧度金線鍵合工藝技術(shù)研究[D].上海:復(fù)旦大學(xué),2006.

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        [8]廖小平,高亮.疊層芯片引線鍵合技術(shù)在陶瓷封裝中的應(yīng)用[J].電子與封裝,2016,16(2):5-8.

        [9]藍(lán)業(yè)頃.三維疊層芯片封裝的可靠性研究[D].成都:電子科技大學(xué),2014.

        Research on Wire Bonding Technology and Reliability for Ceramic-Packaged Sandwiched Multi-Stack Die

        CHANG Qian,ZHU Yuan,CAO Yuyuan,DING Rongzheng
        (China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214035,China)

        With the rapid development of electronic packaging technology,multi-stack die package has been widely applied in three-dimensional packaging integration circuit.It meets the increasing demand of high performance,light weight,low power consumption,and small scale.The article utilizes a method of sandwich stacked die package,and optimizes wire bonding processes in ceramic package.In ceramic package the bonding points and bonding wire are exposed in the cavity without molding compound.In the test,the maximum bondingwire offsetlengthis0.119mm,noshort-circuitfailure occur andwire bondinggapisproper.

        wire bonding in cavity;multi-stack die;BSOB;reliability

        TN305.94

        A

        1681-1070(2017)02-0004-05

        常乾(1990—),男,江蘇徐州人,本科,中國電子科技集團(tuán)公司第58研究所助理工程師,主要從事集成電路陶瓷封裝質(zhì)量與可靠性分析工作。

        2016-10-21

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