胡志臣，劉家瑋，林 桐，儲艷麗

(北京航天測控技術(shù)有限公司，北京 100041)

20GSa/s高速采集模塊設(shè)計(jì)與實(shí)現(xiàn)

胡志臣，劉家瑋，林 桐，儲艷麗

(北京航天測控技術(shù)有限公司，北京 100041)

現(xiàn)代電子信號測試帶寬已超過吉赫茲，對采樣率達(dá)幾十吉赫茲的高速數(shù)據(jù)采集與存儲提出更高的要求，而現(xiàn)有的模擬數(shù)字轉(zhuǎn)換(ADC)芯片只有幾個(gè)吉赫茲的采集速率，不能直接滿足對于超高采樣速率的需求；文中提出了基于多片ADC并行交叉采樣的20GSa/s高速采集與存儲的設(shè)計(jì)方案，重點(diǎn)介紹了20GSa/s高速交叉采樣的實(shí)現(xiàn)方式及誤差來源和誤差校準(zhǔn)、交叉采樣需要高速時(shí)鐘的相位校準(zhǔn)設(shè)計(jì)及具體校準(zhǔn)方式、不同時(shí)鐘域下160Gbps高速采集數(shù)據(jù)存儲等核心技術(shù)，利用現(xiàn)有的高速ADC，最終實(shí)現(xiàn)了高達(dá)20GSa/s的數(shù)據(jù)采集與實(shí)時(shí)存儲。

交叉采樣；相位校準(zhǔn)；并行處理

0 引言

現(xiàn)代電子信號復(fù)雜性、特別是寬帶和非平穩(wěn)特性的增長極為迅速,以掃頻為主的頻域測試儀器從測量原理上難以滿足寬帶、瞬態(tài)信號的實(shí)時(shí)測試需求[1]。當(dāng)前，實(shí)時(shí)測試所需帶寬已高達(dá)上吉赫茲，根據(jù)香農(nóng)采樣定理，采樣速率必須高于輸入信號帶寬的兩倍才能保證信息不丟失。目前國內(nèi)外還沒有單片20GSa/s ADC芯片出售，示波器儀器廠商多選用多片ADC交叉采樣實(shí)現(xiàn)采集速率的提升。國外泰克、安捷倫等公司高速交叉采樣等技術(shù)研究較早，目前上百吉的采集技術(shù)已經(jīng)比較成熟，Agilent依托其專業(yè)IC設(shè)計(jì)能力，研發(fā)專有的集成電路，其研制的Infiniium Z系列示波器具有160GSa/s采樣率[2]，Tektronix也推出了具備高達(dá)200GS/s采樣率和70 GHz模擬帶寬的MSO70000SX系列[3]，而國內(nèi)高速采樣方面成熟技術(shù)是5GSa/s，低于國外一個(gè)量級。

在單芯片高速ADC微電子技術(shù)短時(shí)間無法突破的情況下，加強(qiáng)高采樣和數(shù)字處理技術(shù)研究就成為了能否跟上國際先進(jìn)水平的關(guān)鍵所在，在國內(nèi)研究和開發(fā)高速數(shù)據(jù)采集模塊，突破高速交叉采樣、高速數(shù)字信號處理以及高速時(shí)鐘電路設(shè)計(jì)等關(guān)鍵技術(shù)具有重要的意義。

1 20GSa/s高速采集總體設(shè)計(jì)

為解決單片ADC的采樣速率不足的問題，通過采用4片5GSa/s高速ADC進(jìn)行交叉采樣的方式，實(shí)現(xiàn)等效20G的高速采樣。為提高采集數(shù)據(jù)的有效位數(shù)，需要解決ADC芯片之間的偏移、增益以及采樣相位的不一致性等問題，同時(shí)針對20G的高速采樣形成的高速數(shù)據(jù)流的實(shí)時(shí)存儲也是一個(gè)關(guān)鍵的技術(shù)。20GSa/s高速采集與存儲總體框圖如下圖1所示，由4片5GSa/s高速模數(shù)轉(zhuǎn)換、時(shí)鐘網(wǎng)絡(luò)、主控芯片、高速存儲器以及電源電路等組成。

圖1 20Sa/s高速采集與存儲總體框圖

在20GSa/s采樣速率下，4片5G采樣率ADC同時(shí)對一路信號進(jìn)行采集；時(shí)鐘電路產(chǎn)生ADC采樣所需的2.5GHz時(shí)鐘，4片高速ADC 2.5GHz采樣時(shí)鐘相位差異均為22.5°，完成時(shí)間上的交叉采樣；模擬信號數(shù)字化后合成高速數(shù)據(jù)流經(jīng)過主控芯片F(xiàn)PGA內(nèi)部觸發(fā)子模塊、數(shù)據(jù)抽取子模塊等進(jìn)入存儲管理邏輯，完成采樣波形的高速存儲。供電電路主要為整機(jī)各模塊電路提供直流穩(wěn)壓電源，產(chǎn)生模塊工作所需要的各類直流電壓。

2 核心技術(shù)設(shè)計(jì)與實(shí)現(xiàn)

2.1 20GSa/s高速交叉采樣

采用并行交叉采樣實(shí)現(xiàn)20GSa/s高速采集，并行時(shí)間交叉采樣原理是并列多個(gè)ADC，采用時(shí)間交織的方法達(dá)到更高的采樣速率。并行時(shí)間交叉采樣技術(shù)運(yùn)用在ADC芯片外部以實(shí)現(xiàn)更高的采樣率，國外專業(yè)示波器廠商為了滿足高頻信號分析需要推出的高端示波器的ADC部分也廣泛的采用了并行時(shí)間交叉采樣方法，可以讓多片ADC并行采樣實(shí)現(xiàn)采樣率的突破，最高實(shí)時(shí)采樣率已達(dá)到40GSa/s。高速交叉采樣技術(shù)核心是時(shí)鐘相位控制，通過控制多相時(shí)鐘發(fā)生器送往4個(gè)ADC采樣時(shí)鐘的相移，4片ADC交替采樣來提高采樣率，完成20GSa/s采樣，如圖2所示。

圖2 4片ADC EV10AQ190交織采樣

交叉采樣技術(shù)對高速采集系統(tǒng)指標(biāo)誤差影響的主要來源于偏移、增益和采樣時(shí)鐘相位的不一致性[4]，下面介紹多片ADC交叉采樣時(shí)偏移、增益和采樣時(shí)鐘相位的不一致性引起的誤差以及誤差修正。

1)偏置和增益不一致引起的誤差與修正。

每片ADC內(nèi)部都有緩沖、采樣保持以及模擬數(shù)字轉(zhuǎn)換等單元，對輸入信號進(jìn)行預(yù)處理和數(shù)字化工作，由于器件內(nèi)部單元都是有源方式工作，會將器件自身的偏移、增益誤差以及量化誤差引入ADC最終輸出的數(shù)字化結(jié)果中，在時(shí)域上表現(xiàn)有兩種形式：輸入標(biāo)準(zhǔn)0V的信號，輸出數(shù)字信號結(jié)果對應(yīng)非零的結(jié)果b，即為偏移誤差；輸入標(biāo)準(zhǔn)幅度A的信號，輸出數(shù)字信號結(jié)果對應(yīng)非A的結(jié)果a，a/A-1即為增益誤差。

從誤差產(chǎn)生的原因分析，偏移和增益誤差均有ADC器件引入，與輸入信號無關(guān)，不會隨著輸入信號的改變而改變。可以對系統(tǒng)交叉采樣技術(shù)產(chǎn)生的誤差進(jìn)行校準(zhǔn)，首先輸入標(biāo)準(zhǔn)0V的信號，交叉采樣系統(tǒng)中的多片ADC同時(shí)采集該信號，對輸出的數(shù)字結(jié)果進(jìn)行計(jì)算分析，分別得出多片ADC偏置誤差b，控制各ADC內(nèi)部偏置校準(zhǔn)寄存器完成誤差修正，以EV10AQ190A芯片為例，可以支持±40LSB(最低有效位)范圍的誤差修正，完成滿足采集系統(tǒng)需求；其次輸入輸入標(biāo)準(zhǔn)幅度A的信號，對輸出的數(shù)字結(jié)果進(jìn)行計(jì)算分析，分別得出多片ADC增益誤差a/A-1，類似控制各ADC內(nèi)部增益校準(zhǔn)寄存器完成誤差修正，以EV10AQ190A芯片為例，可以支持±10%范圍的誤差修正。

2)采樣時(shí)鐘相位不一致引起的誤差與修正。

多片ADC之間采樣時(shí)鐘相位控制不一致，導(dǎo)致采樣的時(shí)間非均勻，采樣時(shí)鐘相位不一致誤差可分為兩部分：確定性部分為時(shí)基誤差，是指采集系統(tǒng)中工作的采樣時(shí)鐘信號與理想采樣時(shí)鐘信號的時(shí)間偏差，主要是由器件的不匹配、時(shí)鐘電路的布線、電源信號干擾中的確定分量等因素造成。時(shí)域上，時(shí)基誤差會產(chǎn)生信號采樣數(shù)據(jù)的幅值畸變。隨機(jī)性部分稱為時(shí)基抖動，主要影響采集系統(tǒng)的本底噪聲，并不單純存在于交叉采樣采集系統(tǒng)中，交叉采樣技術(shù)重點(diǎn)解決確定性部分時(shí)基誤差。

從時(shí)基誤差產(chǎn)生的原因分析，采樣時(shí)鐘相位不一致僅和時(shí)鐘分配芯片和ADC內(nèi)部的時(shí)鐘電路有關(guān)系，一旦采樣率確定，這個(gè)誤差不會隨著輸入信號的改變而改變?？梢岳脭?shù)字信號處理技術(shù)，分析多片ADC在系統(tǒng)輸入的正弦信號下，輸出的數(shù)字化結(jié)果之間的相位差，與標(biāo)準(zhǔn)的相差差做比較，控制ADC內(nèi)部校準(zhǔn)電路，完成誤差修正，具體方法在2.2相位校準(zhǔn)設(shè)計(jì)中介紹。

2.2 相位校準(zhǔn)設(shè)計(jì)

20GSa/s交叉采樣引入多片ADC，必須進(jìn)行多路ADC之間時(shí)鐘相位校準(zhǔn)，ADC內(nèi)部有時(shí)鐘校準(zhǔn)電路，設(shè)計(jì)中關(guān)鍵是準(zhǔn)確測量各路ADC的相位誤差，即準(zhǔn)確求出各路信號的相位，并和一路參考ADC時(shí)鐘相位做比較以求出相位誤差，指導(dǎo)邏輯進(jìn)行自校準(zhǔn)。相位自校準(zhǔn)技術(shù)在高速數(shù)字采集設(shè)備開機(jī)時(shí)運(yùn)行或由用戶指定運(yùn)行，目的是實(shí)現(xiàn)精確的相移控制,其工程設(shè)計(jì)原理如圖3所示。

圖3 時(shí)鐘動態(tài)校準(zhǔn)原理框圖

理想情況下2.5 GHz采樣時(shí)鐘經(jīng)過移相器的輸出時(shí)鐘相位分別為0°、22.5°、45°、67.5°，實(shí)際上移相器輸出時(shí)鐘相位和理想輸出有一定的偏差，加上布線長短不一致引入的相移偏差，導(dǎo)致實(shí)際到達(dá)A/D轉(zhuǎn)換器的相移和期望有一定的偏差，同時(shí)輸入信號進(jìn)入4路A/D轉(zhuǎn)換器的布線長短不一致也會引入信號的相位差，這樣最終導(dǎo)致合并后的采樣信號中引入較大的雜散，降低了示波器的信噪比，因此，采用動態(tài)校準(zhǔn)技術(shù)修正時(shí)鐘相位使示波器整體采樣點(diǎn)間相位誤差在較小的誤差范圍內(nèi)，考慮到高速A/D轉(zhuǎn)換器采樣孔徑時(shí)間抖動為200fs，示波器總體采樣點(diǎn)間精度控制在300fs。

在開機(jī)或人工啟動情況下，F(xiàn)PGA控制開關(guān)將A/D轉(zhuǎn)換器的輸入信號切換到校準(zhǔn)信號源上，校準(zhǔn)信號源可選擇1.0GHz正弦參考信號，4片A/D轉(zhuǎn)換器對校準(zhǔn)參考信號同時(shí)采集，對一定采集長度數(shù)據(jù)分別進(jìn)行FFT運(yùn)算，通過校準(zhǔn)參考源的信號頻率和FFT點(diǎn)數(shù)從FFT運(yùn)行結(jié)果中找出期望頻率的相位計(jì)算值，通過4個(gè)計(jì)算出的相位值即可知道真正的時(shí)鐘相移，如第1片至第4片A/D計(jì)算出的相移分別為Phase0，Phase1，Phase2，Phase3，分別減去Phase0，即相移分別變?yōu)?，Phase1-Phase0，Phase2-Phase0，Phase3-Phase0，不考慮移相器和信號布線的任何誤差，在輸入信號是1.0GHz，采樣速率是20GSa/s時(shí)，Phase1-Phase0應(yīng)等于18°，Phase2-Phase0應(yīng)等于36°，Phase3-Phase0應(yīng)等于54°，實(shí)際上，移相器和信號布線引入了誤差，導(dǎo)致Phase1-Phase0應(yīng)不等于18°，這樣Phase1-Phase0與18°之間的差值即為需要補(bǔ)償?shù)闹担瑢⒃撝祵懭胍葡嗑W(wǎng)絡(luò)和AD轉(zhuǎn)換器的相移控制寄存器。

從時(shí)鐘動態(tài)校準(zhǔn)實(shí)現(xiàn)可知，要保證校準(zhǔn)精度關(guān)鍵取決于FFT的計(jì)算精度，需要精確選擇FFT點(diǎn)數(shù)。

為選擇合適FFT點(diǎn)數(shù)，在滿足示波器校準(zhǔn)精度基礎(chǔ)上，盡量減小系統(tǒng)計(jì)算復(fù)雜度，通過程序仿真確定最佳點(diǎn)數(shù)。64點(diǎn)FFT，理論仿真其相位誤差約為0.2°，約444fs；256點(diǎn)FFT，理論仿真其相位誤差為0.03°，約70fs；1024點(diǎn)FFT，理論仿真其相位誤差為0.003°，約7fs；綜合考慮系統(tǒng)時(shí)鐘調(diào)整精度300fs，F(xiàn)FT點(diǎn)數(shù)選擇為256點(diǎn)。

為提高采樣點(diǎn)間的精度，必須提高采樣時(shí)鐘電路精度，設(shè)計(jì)中從兩個(gè)方面保證采樣精度，分為粗精度和細(xì)精度調(diào)整：

1)粗精度——移相網(wǎng)絡(luò)精度控制在±10°，即12ps范圍內(nèi)，降低移相網(wǎng)絡(luò)設(shè)計(jì)難度。

2)細(xì)精度調(diào)整——利用ADC內(nèi)部時(shí)鐘網(wǎng)絡(luò)調(diào)整電路，以EV10AQ190A芯片為例，在±15ps范圍內(nèi)完成步進(jìn)30fs的精細(xì)調(diào)整。

2.3 高速采集數(shù)據(jù)存儲設(shè)計(jì)

數(shù)據(jù)存儲需要解決兩個(gè)問題，首先是數(shù)據(jù)存儲帶寬必須滿足示波器在最高的160Gbps數(shù)據(jù)存儲要求，然后是數(shù)據(jù)流跨時(shí)鐘域處理問題，即ADC產(chǎn)生的高速數(shù)據(jù)與高速存儲邏輯的同步時(shí)鐘分別處于不同時(shí)鐘域。

1)存儲帶寬。

盡管FPGA芯片自帶高速的存儲陣列塊，仍不滿足高速示波器的大容量存儲需求。在當(dāng)前的工業(yè)條件下，滿足該要求的存儲器有DDRⅢ，RLDRAMII，QDRSRAM和QDRIISRAM。綜合衡量性能、價(jià)格和功耗，DDRⅢ存儲器為該類應(yīng)用提供了最佳解決方案。鑒于此，高速示波器使用DDRⅢ存儲器件。

高速采集最高取樣率為20GSa/s，分辨率為8比特，存儲帶寬即為160Gbps，采用兩條64比特DIMM存儲卡，可以算出每個(gè)管腳的帶寬為1.25Gbps(160Gbps/2/64)，目前的DDRⅢ存儲器件能夠?qū)崿F(xiàn)這個(gè)指標(biāo)。

可編程邏輯器件連接兩條DDRⅢDIMM存儲卡，每個(gè)卡為64比特位寬，工作時(shí)鐘為800MHz，按照每個(gè)管腳85%的效率計(jì)算，帶寬可達(dá)174Gbps，滿足系統(tǒng)160Gbps的存儲需要。在FPGA中實(shí)現(xiàn)四個(gè)DDRⅢ控制器，每個(gè)DDRⅢ控制器完成對一個(gè)DDRⅢDIMM存儲卡的控制，DDRⅢ控制器內(nèi)采用半速率方式，即位寬為256比特，這樣內(nèi)部時(shí)鐘速率即為400MHz，可以降低內(nèi)部邏輯實(shí)現(xiàn)的難度。

2)高速數(shù)據(jù)流跨時(shí)鐘域

示波器最高數(shù)據(jù)量為20GHz×8bit，經(jīng)過ADC以及FPGA采用LVDS模塊進(jìn)行4倍數(shù)據(jù)流展開降速設(shè)計(jì)，數(shù)據(jù)流變?yōu)樽罱K速率與位寬：312.5MHz×512bit，該數(shù)據(jù)流同步時(shí)鐘來自于ADC的312.5MHz。

高速存儲邏輯DDRII控制器使用的時(shí)鐘是400MHz，來自于獨(dú)立的時(shí)鐘源，該時(shí)鐘與ADC的312.5MHz處于不同時(shí)鐘域，沒有相關(guān)性。

為解決高速存儲時(shí)鐘與數(shù)據(jù)流時(shí)鐘不同頻率以及不同時(shí)鐘域的問題，在數(shù)據(jù)進(jìn)入高速DDRⅢ存儲控制器前，引入FIFO緩沖數(shù)據(jù)。FIFO輸入數(shù)據(jù)流為312.5MHz×512bit，輸出數(shù)據(jù)流設(shè)計(jì)為400MHz×512bit。

3 結(jié)束語

本文基于現(xiàn)有的成熟的5GSa/s的ADC芯片，采用4片ADC交叉采樣結(jié)合2.5GHz采樣時(shí)鐘移相和校準(zhǔn)的方式實(shí)現(xiàn)了20GSa/s高速采樣，避免了20GSa/s的ADC研制的復(fù)雜技術(shù)攻關(guān)和高額的費(fèi)用，該成果在多項(xiàng)課題中得到使用。

[1] 潘卉青. 高速TIADC并行采樣系統(tǒng)綜合校正技術(shù)研究[D].成都：電子科技大學(xué), 2010.

[2] 是德科技.InfiniiumZ系列示波器技術(shù)資料[Z].

[3] 泰克.DPO70000SX系列產(chǎn)品技術(shù)資料[Z].

[4] 曾 浩，王厚軍，葉 芃，等.一種大規(guī)模高速并行采樣及校正技術(shù)研究[J].計(jì)量學(xué)報(bào), 2011,32(3):269-274

Design and Implementation of 20GSa/s High-speed Data Acquisition Module

Hu Zhichen, Liu Jiawei, Lin Tong, Chu Yanli

(Beijing Aerospace Measurement & Control Technology Co.,Ltd., Beijing 100041, China)

Testing bandwidth of modern electronic signal has exceeded gigahertz, so the rate of high-speed data acquisition and storage put forward higher requirements. The existing analog to digital conversion (ADC) has only a few gigahertz acquisition rate and cannot meet the requirement of ultra high-speed sampling data acquisition module. The paper uses multi chip ADCs and breaks through a series of key techniques, such as alternating time sampling, clock phase calibration, high speed storage, etc. By using the existing high speed ADC, the data acquisition and real-time storage of up to 20GSa/s are realized.

alternating time sampling; phase calibration; parallel processing

2016-11-16；

2016-12-05。

北京市科技計(jì)劃資助項(xiàng)目(D151100001215003)；北京市科技專項(xiàng)資助項(xiàng)目(Z15110000165016)。

胡志臣(1981-)，男，山東威海人，高級工程師，主要從事示波器等高性能儀器的設(shè)計(jì)與開發(fā)。

1671-4598(2017)01-0196-02

10.16526/j.cnki.11-4762/tp.2017.01.055

TP18

A