郭艷平

近年來，隨著社會經(jīng)濟(jì)的快速發(fā)展和科學(xué)技術(shù)的日益進(jìn)步，智能電網(wǎng)在一定程度上已經(jīng)成為電力系統(tǒng)發(fā)展的主要方向，普遍受到世界各國的關(guān)注與研究，其所涵蓋的工程領(lǐng)域眾多，如變電、輸電以及配電等。同時(shí)，智能變電站作為智能電網(wǎng)必不可少的組成部分，利用智能化設(shè)備有助于實(shí)現(xiàn)全站信息的數(shù)字化、通信網(wǎng)絡(luò)平臺的網(wǎng)絡(luò)化以及信息共享的標(biāo)準(zhǔn)化。然而，基于FPGA與ARM的智能合并單元在一定程度上可以為智能變電站的實(shí)現(xiàn)提供堅(jiān)實(shí)的基礎(chǔ)。

【關(guān)鍵詞】FPGA ARM 智能合并 單元設(shè)計(jì)

1 智能合并單元的意義

所謂的合并單元在2002年所頒布的IEC標(biāo)準(zhǔn)中最早將其定義為能夠?qū)Χ无D(zhuǎn)換器的電流或者電壓利用時(shí)間能夠同時(shí)進(jìn)行轉(zhuǎn)換的一種物理單元，其在一定程度上是電子式互感器中的一個(gè)重要組件，并且還是一個(gè)相對獨(dú)立的單元，對其輸入的通道、編碼的方式等都能夠利用通信對點(diǎn)的方式進(jìn)行準(zhǔn)確而又詳細(xì)的描述。本文基于FPGA與ARM進(jìn)行了智能合并單元設(shè)計(jì)，功能具體的原理如圖1所示，智能化合并單元設(shè)計(jì)較之前相比具有非常顯著的意義。

（1）在進(jìn)行太網(wǎng)接口的過程中能夠充分利用和發(fā)揮ARM本身對處理數(shù)據(jù)的能力，在一定程度上有助于操作的簡化，同時(shí)FPGA的I/O異常豐富，能夠使得并行處理的速度顯著加快，基于FPGA與ARM本身的功能可以極大的滿足合并單元的多種需求，如同時(shí)處理多個(gè)任務(wù)、實(shí)時(shí)性和可靠性等。

（2）ARM作為主處理器能夠有效的延時(shí)補(bǔ)償、標(biāo)定、發(fā)送采樣的信息，并且還能夠?qū)崿F(xiàn)對FPGA的配置；而FPGA作為輔處理器能夠?qū)崿F(xiàn)對數(shù)據(jù)的同步接收以及邏輯上的判斷，通過雙口RAM的利用可以直接向ARM提供一定的采樣值等各方面的數(shù)據(jù)信息。

2 數(shù)據(jù)接收模塊設(shè)計(jì)

所謂的數(shù)據(jù)接收模塊主要通過采集器所發(fā)出的多路異步串行數(shù)據(jù)在經(jīng)過冗余循環(huán)的有效性校驗(yàn)之后，按照先后順序?qū)?shù)據(jù)并行發(fā)送到后續(xù)模塊中。鑒于IEC 61850對于采集器和合并單元之間的通信數(shù)據(jù)進(jìn)一步做出明確的規(guī)定，因此為保證電子式互感器閉鎖告警供功能的正常啟動，便可以在通信數(shù)據(jù)在電流和電壓數(shù)字量進(jìn)行串行傳輸?shù)倪^程中將一次設(shè)備的狀態(tài)量添加進(jìn)去。同時(shí)，由于數(shù)據(jù)傳輸在不同通道內(nèi)保持著一定的相對獨(dú)立性，所到達(dá)合并單元的先后關(guān)系是不固定的，而利用FPGA不僅有助于同時(shí)接收和校驗(yàn)多路數(shù)據(jù)，并且還能憑借其本身的FIFO功能對多路數(shù)據(jù)進(jìn)行正確的排序。此外，在排序數(shù)據(jù)的過程中還可以將最大等待的時(shí)間設(shè)置下來，若某路的數(shù)據(jù)不能正常的傳輸?shù)侥康牡貢r(shí)，便可以通過FIFO將該路數(shù)據(jù)借助狀態(tài)信息位將故障告知二次設(shè)備。

3 數(shù)據(jù)處理模塊設(shè)計(jì)

3.1 同步模塊的處理

同步處理在一定程度上可以將對多路電量的模擬與采樣時(shí)刻同步，具體的包括不同采集器和合并單元之間的同步，從而有助于二次設(shè)備供給電流和電壓在時(shí)序上能夠保持一致性。不同采集器之間的同步是借助站級內(nèi)的同步信號進(jìn)行相應(yīng)的插值算法，有助于不同采集器在相同時(shí)刻進(jìn)行數(shù)據(jù)的采樣，若一旦發(fā)生站級同步信號失效的情，F(xiàn)PGA內(nèi)的晶振分頻便會立即啟動相應(yīng)的還會產(chǎn)生一定的采脈沖，并且還能將報(bào)警信號及時(shí)的發(fā)送至二次設(shè)備。不同合并單元之間的同步是在進(jìn)行延時(shí)測算的基礎(chǔ)上將不同合并單元內(nèi)的采集時(shí)刻歸算到實(shí)際時(shí)刻，其所輸出的采樣值的模擬報(bào)文中的時(shí)間標(biāo)簽信息實(shí)際上就已經(jīng)為同一合并單元SAV輸出的同步性，因此不同SAV實(shí)際采樣時(shí)刻可以利用當(dāng)前的時(shí)刻減去不同合并單元的固有延時(shí)。

3.2 邏輯判別模塊

無論是單母分段還是雙母線，就接線方式而言每段母線的并行既可以是并列也可以是分列，不同母線之前的出線在一定程度上可以為負(fù)荷的不間斷供電提供重要的保障。邏輯判別模式在一定程度上可以借助相關(guān)邏輯判別的機(jī)制軟件并列和切換母線的電壓。同時(shí)合并單元通過總的過程線經(jīng)相關(guān)斷路器和刀閘等方面的狀態(tài)信息，根據(jù)事先就已經(jīng)設(shè)置好的機(jī)制軟件并列或者切換電壓，對母線電子式電壓互感器進(jìn)行科學(xué)的選擇，從而有助于將一定的電壓傳送至智能化電子設(shè)備當(dāng)中，如保護(hù)、測控以及計(jì)量等，并且在故障發(fā)生時(shí)還可以將相關(guān)的告警信息及時(shí)的發(fā)送出去。

4 數(shù)據(jù)發(fā)送模塊設(shè)計(jì)

數(shù)據(jù)發(fā)送模塊主要對定前端已經(jīng)處理好的信息進(jìn)行負(fù)責(zé)，在此基礎(chǔ)上按照相關(guān)的標(biāo)準(zhǔn)對通信進(jìn)行約束，然后利用太網(wǎng)實(shí)時(shí)的將已經(jīng)組幀好的數(shù)據(jù)單元發(fā)布出去。IEC 61850-9-2對串行鏈接上的采樣值進(jìn)行了科學(xué)的規(guī)范，使其能夠支持ACSI的一系列服務(wù)，如傳輸采樣值的報(bào)文，控制采樣值的塊讀和塊寫。一方面，同采樣值報(bào)文的傳輸可以在一定的標(biāo)準(zhǔn)約束下對相關(guān)的數(shù)據(jù)鏈接層進(jìn)行科學(xué)的映射；另一方面，控制采樣值的塊讀和塊寫可以及時(shí)有效的控制采樣值的傳輸屬性，如數(shù)據(jù)集、采樣的頻率和使能，從而可以最大限度的對采樣值的傳輸模塊進(jìn)行靈活的配置。本文通過采用一種事前就已經(jīng)配置好的采樣值控制模塊，進(jìn)而有助于靈活的采樣值傳輸模型的相關(guān)映射方案進(jìn)行靈活的定義，并且根據(jù)工程的實(shí)際需要完成了對采樣值數(shù)據(jù)集的提前配置，靈活的配置工程的實(shí)際間隔，在一定程度上極大的避免了MMS在映射時(shí)所面臨的各種困難。

5 總結(jié)

綜上所述，本文通過對智能合并單元意義的簡單介紹，從數(shù)據(jù)接收模塊設(shè)計(jì)、數(shù)據(jù)處理模塊設(shè)計(jì)、數(shù)據(jù)發(fā)送模塊設(shè)計(jì)等方面對基于FPGA與ARM的智能合并單元設(shè)計(jì)進(jìn)行了系統(tǒng)化的分析，從而一定程度上為智能變電站的實(shí)現(xiàn)提供了堅(jiān)實(shí)的基礎(chǔ)。

參考文獻(xiàn)

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[2]何小慶.基于FPGA的數(shù)字化牽引變電所合并單元研究與設(shè)計(jì)[D].成都：西南交通大學(xué)，2014.

作者單位

南京航空航天大學(xué)金城學(xué)院自動化系 江蘇省南京市 211156