姜學(xué)東　孫海民

摘 要： 為了降低存儲(chǔ)系統(tǒng)的空間開(kāi)銷(xiāo)和抗干擾能力對(duì)大數(shù)據(jù)存儲(chǔ)系統(tǒng)進(jìn)行優(yōu)化設(shè)計(jì)，提出一種基于時(shí)鐘同步與高速模塊內(nèi)部觸發(fā)的大數(shù)據(jù)存儲(chǔ)優(yōu)化結(jié)構(gòu)設(shè)計(jì)方法。采用數(shù)據(jù)動(dòng)態(tài)增益碼調(diào)度和編碼方法，將存儲(chǔ)系統(tǒng)中的大數(shù)據(jù)送到環(huán)形RAM緩沖區(qū)，對(duì)主控機(jī)下載緩沖區(qū)的數(shù)據(jù)作頻譜分析，進(jìn)行大數(shù)據(jù)存儲(chǔ)系統(tǒng)的硬件模塊設(shè)計(jì)，主要有時(shí)鐘同步電路、復(fù)位電路、高速模塊內(nèi)部觸發(fā)電路、程序加載電路和存儲(chǔ)終端接口電路等。軟件設(shè)計(jì)中，利用匯編指令PORTW，PORTR進(jìn)行串口控制，配置引腳寄存器，執(zhí)行大數(shù)據(jù)的寫(xiě)入請(qǐng)求，降低存儲(chǔ)開(kāi)銷(xiāo)。仿真實(shí)驗(yàn)結(jié)果表明，該存儲(chǔ)系統(tǒng)具有較好的數(shù)據(jù)寫(xiě)入和存儲(chǔ)性能，執(zhí)行效率較高，存儲(chǔ)開(kāi)銷(xiāo)較小。

關(guān)鍵詞： 大數(shù)據(jù)存儲(chǔ)； 系統(tǒng)設(shè)計(jì)； 時(shí)鐘同步； 優(yōu)化結(jié)構(gòu)

中圖分類(lèi)號(hào)： TN911?34； TP391 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2016）24?0066?05

Design and implementation of optimized architecture for large data storage

JIANG Xuedong， SUN Haimin

（Faculty of Mathmatics and Computer Science， Hebei Normal University for Nationalities， Chengde 067000， China）

Abstract： To reduced space overhead of the storage system and improve anti?jamming capacity by the optimization design of large data storage system， a kind of design method of large data storage structure optimization based on clock synchronization and high?speed module internal trigger is put forward. The scheduling and coding method of data dynamic gain code are adopted to send the big data in storage system to the annular RAM buffer. The spectrum analysis for the buffer data download by main control computer is conducted. The hardware modules （such as clock synchronization circuit， reset circuit， high?speed module internal trigger circuit， program loading circuit and storage terminal interface circuit） of the large data storage system are designed. In software design， the assembly instruction PORTW and PORTR is used to executed serial port control， and the pin register is deployed to carry out the written request of big data and reduce the store cost. The analysis on the system simulation experiment results indicates the data storage system has good data writing and storage performances， high execution efficiency， and less storage overhead.

Keywords： big data storage； system design； clock synchronization； optimal structure

0 引 言

隨著計(jì)算機(jī)與信息技術(shù)的快速發(fā)展，海量的數(shù)據(jù)需要在計(jì)算機(jī)和網(wǎng)絡(luò)系統(tǒng)中進(jìn)行數(shù)據(jù)交換和信息交互，實(shí)現(xiàn)網(wǎng)絡(luò)通信和數(shù)據(jù)共享。大數(shù)據(jù)通過(guò)網(wǎng)絡(luò)存儲(chǔ)和本地存儲(chǔ)的方式寄存在網(wǎng)絡(luò)和本地計(jì)算機(jī)上，通常對(duì)海量數(shù)據(jù)的存儲(chǔ)都是采用云存儲(chǔ)構(gòu)架的方式，云存儲(chǔ)構(gòu)架是采用層次化的網(wǎng)格結(jié)構(gòu)，復(fù)制文件到具有執(zhí)行任務(wù)的站點(diǎn)，在云存儲(chǔ)網(wǎng)格中，每個(gè)站點(diǎn)控制數(shù)據(jù)傳輸，然后通過(guò)PCI總線接口為存儲(chǔ)空間提供所需副本，進(jìn)行數(shù)據(jù)調(diào)度和訪問(wèn)。大數(shù)據(jù)云存儲(chǔ)系統(tǒng)的架構(gòu)結(jié)構(gòu)的優(yōu)化可以降低存儲(chǔ)開(kāi)銷(xiāo)，提高數(shù)據(jù)的存儲(chǔ)空間和數(shù)據(jù)調(diào)度效率，研究大數(shù)據(jù)存儲(chǔ)的優(yōu)化加工結(jié)構(gòu)設(shè)計(jì)方法，在優(yōu)化大數(shù)據(jù)信息處理和存儲(chǔ)優(yōu)化中具有積極重要的意義，相關(guān)的系統(tǒng)設(shè)計(jì)方法受到人們的極大重視[1?3]。

傳統(tǒng)方法中，對(duì)大數(shù)據(jù)存儲(chǔ)中的優(yōu)化架構(gòu)結(jié)構(gòu)的設(shè)計(jì)方法通過(guò)任務(wù)發(fā)生器生成LRU排序列表，副本管理器在每個(gè)站點(diǎn)控制數(shù)據(jù)的傳輸，通過(guò)副本相關(guān)檢測(cè)器進(jìn)行干擾抑制，實(shí)現(xiàn)對(duì)大數(shù)據(jù)存儲(chǔ)的優(yōu)化結(jié)構(gòu)設(shè)計(jì)，結(jié)合這一設(shè)計(jì)思想，取得了一定的研究成果。其中，文獻(xiàn)[4]提出一種基于海量數(shù)據(jù)存儲(chǔ)的時(shí)間和空間領(lǐng)域匹配的數(shù)據(jù)存儲(chǔ)方法，采用線性突發(fā)的數(shù)據(jù)傳輸模式進(jìn)行數(shù)據(jù)調(diào)度，在存儲(chǔ)架構(gòu)模型中，允許PCI總線擴(kuò)展，進(jìn)行了存儲(chǔ)軟件設(shè)計(jì)，提高了數(shù)據(jù)網(wǎng)格調(diào)度和存儲(chǔ)的能力，但是該方法在系統(tǒng)架構(gòu)中總線協(xié)議比較復(fù)雜，數(shù)據(jù)計(jì)算的開(kāi)銷(xiāo)較大。文獻(xiàn)[5]提出一種基于綜合調(diào)度策略的動(dòng)態(tài)數(shù)據(jù)復(fù)制的海量數(shù)據(jù)存儲(chǔ)方法，在負(fù)載均衡條件的C/S客戶端控制下，對(duì)海量數(shù)據(jù)存儲(chǔ)優(yōu)化架構(gòu)系統(tǒng)中的類(lèi)似數(shù)據(jù)進(jìn)行分塊存儲(chǔ)，實(shí)現(xiàn)了數(shù)據(jù)的聚類(lèi)分析和優(yōu)化調(diào)度，但是該系統(tǒng)在進(jìn)行海量數(shù)據(jù)存儲(chǔ)過(guò)程中，受到存儲(chǔ)系統(tǒng)的吞吐容量和性能的約束，導(dǎo)致存儲(chǔ)開(kāi)銷(xiāo)成幾何倍級(jí)增長(zhǎng)[6?8]。

針對(duì)上述問(wèn)題，本文對(duì)傳統(tǒng)的大數(shù)據(jù)存儲(chǔ)結(jié)構(gòu)進(jìn)行改進(jìn)設(shè)計(jì)，提出一種基于時(shí)鐘同步與高速模塊內(nèi)部觸發(fā)的大數(shù)據(jù)存儲(chǔ)中的優(yōu)化架構(gòu)結(jié)構(gòu)設(shè)計(jì)方法。

1 大數(shù)據(jù)存儲(chǔ)系統(tǒng)總體設(shè)計(jì)架構(gòu)和指標(biāo)分析

1.1 大數(shù)據(jù)存儲(chǔ)系統(tǒng)總體設(shè)計(jì)架構(gòu)

大數(shù)據(jù)存儲(chǔ)系統(tǒng)的優(yōu)化結(jié)構(gòu)設(shè)計(jì)中，數(shù)據(jù)觸發(fā)和采集是整個(gè)系統(tǒng)的基礎(chǔ)，采用觸發(fā)總線、模擬總線構(gòu)建緩沖區(qū)，數(shù)據(jù)傳輸?shù)街骺赜?jì)算機(jī)的過(guò)程通過(guò)模擬信息預(yù)處理模塊實(shí)現(xiàn)，采用數(shù)據(jù)動(dòng)態(tài)增益碼調(diào)度和編碼方法，將存儲(chǔ)系統(tǒng)中的大數(shù)據(jù)送到環(huán)形RAM緩沖區(qū)，對(duì)主控機(jī)下載緩沖區(qū)的數(shù)據(jù)作頻譜分析，進(jìn)行采樣點(diǎn)模擬。

大數(shù)據(jù)存儲(chǔ)系統(tǒng)主要包括如下幾個(gè)部分：局部總線傳輸數(shù)據(jù)處理器、PCI總線及橋接電路、VXI系統(tǒng)總線控制設(shè)備、主控計(jì)算機(jī)讀取時(shí)域數(shù)據(jù)、外部存儲(chǔ)器以及零號(hào)插槽復(fù)位電路。

局部總線是采集系統(tǒng)的基礎(chǔ)，它負(fù)責(zé)信號(hào)采集、通信總線觸發(fā)、與上位機(jī)通信、資源管理等任務(wù)。通過(guò)數(shù)據(jù)管理調(diào)度和評(píng)價(jià)器分析數(shù)據(jù)存儲(chǔ)中的抗干擾能力，數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)通過(guò)QoS值進(jìn)行數(shù)據(jù)跟蹤，QoS值直接與VXI總線通信，通過(guò)對(duì)數(shù)據(jù)存儲(chǔ)任務(wù)的評(píng)價(jià)，進(jìn)行存儲(chǔ)系統(tǒng)的故障排除和干擾抑制。

大數(shù)據(jù)存儲(chǔ)系統(tǒng)的功能任務(wù)流程如圖1所示。

根據(jù)上述任務(wù)流程，進(jìn)行大數(shù)據(jù)存儲(chǔ)系統(tǒng)的功能分析，主要有：

（1） 應(yīng)用程序加載，即把存儲(chǔ)VXI總線系統(tǒng)的應(yīng)用程序通過(guò)外置式系統(tǒng)控制器加載到DSP處理器內(nèi)部RAM中運(yùn)行。

（2） 通過(guò)數(shù)字信號(hào)處理芯片和32 MB的外部存儲(chǔ)空間，實(shí)現(xiàn)人機(jī)對(duì)話。

（3） 自動(dòng)增益控制，通過(guò)把計(jì)算任務(wù)分配到多個(gè)處理器，設(shè)計(jì)動(dòng)態(tài)增益控制碼，使得主控計(jì)算機(jī)的信號(hào)能使大數(shù)據(jù)存儲(chǔ)系統(tǒng)穩(wěn)定在所需的范圍。

（4） 設(shè)置外部信號(hào)調(diào)理，控制A/D轉(zhuǎn)換器進(jìn)行正常大數(shù)據(jù)存儲(chǔ)的空間采樣。

（5） 讀取A/D采樣值中斷主控計(jì)算機(jī)，包括局部總線傳輸數(shù)據(jù)主控計(jì)算機(jī)進(jìn)行頻譜分析、信息模擬等。

（6） 與外部SRAM通信，進(jìn)行PCI橋接和D/A轉(zhuǎn)換。

（7） 按照系統(tǒng)所需頻率控制D/A轉(zhuǎn)換器工作。

綜上分析，得到本文設(shè)計(jì)的大數(shù)據(jù)存儲(chǔ)的架構(gòu)結(jié)構(gòu)總體設(shè)計(jì)框圖如圖2所示。

1.2 大數(shù)據(jù)存儲(chǔ)系統(tǒng)的功能指標(biāo)分析與網(wǎng)格調(diào)度

根據(jù)上述構(gòu)建的數(shù)據(jù)存儲(chǔ)的架構(gòu)結(jié)構(gòu)總體設(shè)計(jì)進(jìn)行系統(tǒng)設(shè)計(jì)，本文設(shè)計(jì)的大數(shù)據(jù)存儲(chǔ)系統(tǒng)的指標(biāo)參數(shù)描述如下：

（1） 數(shù)據(jù)存儲(chǔ)和環(huán)形RAM緩沖區(qū)內(nèi)數(shù)據(jù)捕獲的幅度動(dòng)態(tài)范圍：-43～50 dB，噪聲疊加放大量為87 dB，輸出D/A轉(zhuǎn)換器的幅度為[±10 V]。

（2） DSP中數(shù)據(jù)傳輸?shù)牟蓸油ǖ罏?2通道同步、異步輸入。

（3） 樣數(shù)據(jù)在緩沖區(qū)循環(huán)壓控放大器的采樣率：[≥200 Hz]。

（4） DSP控制DAC的A/D分辨率：15位（至少）。

（5） 功率放大器的D/A分辨率：13位（至少）。

（6） D/A轉(zhuǎn)換速率：[≥200 Hz]。

大數(shù)據(jù)云存儲(chǔ)架構(gòu)結(jié)構(gòu)設(shè)計(jì)中，采用層次化網(wǎng)格調(diào)度模型，通過(guò)站點(diǎn)訪問(wèn)和網(wǎng)格區(qū)域分區(qū)，將使用動(dòng)態(tài)分級(jí)式復(fù)制算法計(jì)算最佳區(qū)域，實(shí)現(xiàn)副本放置和數(shù)據(jù)的快速?gòu)?fù)制，每個(gè)網(wǎng)格站點(diǎn)有多通道任務(wù)請(qǐng)求文件的區(qū)域，實(shí)現(xiàn)對(duì)大數(shù)據(jù)云存儲(chǔ)的優(yōu)化架構(gòu)。

大數(shù)據(jù)云存儲(chǔ)架構(gòu)結(jié)構(gòu)設(shè)計(jì)中層次化網(wǎng)格調(diào)度訪問(wèn)的過(guò)程描述如圖3所示。

2 大數(shù)據(jù)存儲(chǔ)系統(tǒng)的硬件設(shè)計(jì)和軟件設(shè)計(jì)實(shí)現(xiàn)

2.1 大數(shù)據(jù)云存儲(chǔ)優(yōu)化構(gòu)架系統(tǒng)的硬件

根據(jù)上述設(shè)計(jì)思想和指標(biāo)參量分析，進(jìn)行大數(shù)據(jù)存儲(chǔ)系統(tǒng)的硬件模塊設(shè)計(jì)，硬件模塊主要有時(shí)鐘同步電路、復(fù)位電路、高速模塊內(nèi)部觸發(fā)電路、程序加載電路和存儲(chǔ)終端接口電路等，系統(tǒng)設(shè)計(jì)過(guò)程描述如下：

大數(shù)據(jù)存儲(chǔ)系統(tǒng)的時(shí)鐘同步電路由多路開(kāi)關(guān)選擇12位A/D數(shù)據(jù)采樣模塊，通過(guò)自適應(yīng)調(diào)制電路進(jìn)行自適應(yīng)增益連續(xù)反饋采樣。大數(shù)據(jù)存儲(chǔ)系統(tǒng)的線性動(dòng)態(tài)范圍為-40～40 dB，通過(guò)Emulator由JTAG選擇引腳、時(shí)鐘信號(hào)。根據(jù)MAX7425的電子特性，采用PCI 接口功能模塊，設(shè)計(jì)SCSI?68反饋動(dòng)態(tài)增益模塊，在第一級(jí)放大之后進(jìn)行高通濾波去除干擾數(shù)據(jù)的誤差增益，在接收電路中加入濾波電路，實(shí)現(xiàn)大數(shù)據(jù)的時(shí)鐘同步采樣，得到時(shí)鐘同步電路如圖4所示。

大數(shù)據(jù)的時(shí)鐘同步采樣的運(yùn)放端口，選用AD8021進(jìn)行5階開(kāi)關(guān)電容低通濾波，從而使輸出電壓趨于穩(wěn)定的直流電壓。通過(guò)自定義總線SCSI?68共享雙端口RAM，實(shí)現(xiàn)PC機(jī)與數(shù)據(jù)傳輸系統(tǒng)的實(shí)時(shí)通信。功率放大器通過(guò)三級(jí)放大器進(jìn)行D/A轉(zhuǎn)換信號(hào)的逐級(jí)放大，得到數(shù)據(jù)存儲(chǔ)命令，數(shù)據(jù)輸出信號(hào)的范圍在合理程度，可提高系統(tǒng)的發(fā)射響應(yīng)和接收靈敏度。當(dāng)存儲(chǔ)器處于接收狀態(tài)時(shí)，通過(guò)設(shè)計(jì)的帶通濾波器對(duì)存儲(chǔ)的數(shù)據(jù)進(jìn)行降噪處理，根據(jù)上述分析，構(gòu)建復(fù)位電路，在系統(tǒng)上電、初始化、出現(xiàn)異常斷電時(shí)，采用看門(mén)狗復(fù)位方法實(shí)現(xiàn)對(duì)DSP芯片的復(fù)位，得到復(fù)位電路設(shè)計(jì)如圖5所示。

在大數(shù)據(jù)存儲(chǔ)系統(tǒng)中，通過(guò)中斷復(fù)位，使得數(shù)據(jù)長(zhǎng)度可以為 8，12，20，經(jīng)DMA 控制器實(shí)現(xiàn)外部脈沖源驅(qū)動(dòng)，按照DSP串口0的引腳引出通過(guò)（R/X）DATDLY設(shè)置數(shù)據(jù)運(yùn)算和存儲(chǔ)。采用5409A串口硬件發(fā)送采樣值，進(jìn)行程序加載，5409A串口引腳分配如圖6所示。

通過(guò)5409A串口引腳分配，利用串口在兩塊DSP之間傳送數(shù)據(jù)，大數(shù)據(jù)存儲(chǔ)系統(tǒng)的頂層文件的部分VerilogHDL代碼如下：

PWM_controlu1 （External data memory design， .clk（clk）， . reset（reset）. en（en）， . ek （m1））；

//PCI9054之間進(jìn)行數(shù)據(jù)通信模塊的實(shí)例

Data_operationand_storage（.ek（m1）， .kp（kp）， .clk（clk），. reset（reset）， .en（en），.ek_1（），.s1（s1））； //增益模塊的實(shí)例

jifen_controlu3（.ek（m1），.ki（ki），.clk（clk），.reset（reset），.en（en），.s2（s2））；

Postel_ectric_system_controlu4（.ek（m1），.kd（kd），.clk（clk），

.reset（reset）， Data communication between PCI9054）；

assignout=s1+s2+s3 //誤差反饋控制實(shí)例

基于時(shí)鐘同步與高速模塊內(nèi)部觸發(fā)進(jìn)行系統(tǒng)的優(yōu)化設(shè)計(jì)，通過(guò)外部I/O設(shè)備進(jìn)行大數(shù)據(jù)存儲(chǔ)系統(tǒng)的接口設(shè)計(jì)，大數(shù)據(jù)存儲(chǔ)系統(tǒng)的A/D采樣轉(zhuǎn)換器AD8582四片，將通過(guò)通道數(shù)設(shè)置，把12位的A/D結(jié)果轉(zhuǎn)換成16位，采用[±10 V]的雙極性輸入法，利用[EOC]信號(hào)作一通道轉(zhuǎn)換，為T(mén)OUT→[CNVST]，A4～A0，采用轉(zhuǎn)換序列完成大數(shù)據(jù)存儲(chǔ)系統(tǒng)對(duì)應(yīng)碼的編碼和符號(hào)擴(kuò)展，I/O設(shè)備的外部接口采用AD8582是兩通道的動(dòng)態(tài)增益控制電路，依次與5409A數(shù)據(jù)總線連接，通過(guò)外部接口電源和內(nèi)核電源協(xié)調(diào)供電，實(shí)現(xiàn)對(duì)數(shù)據(jù)的不間斷采樣和存儲(chǔ)，輸出的波形幅度數(shù)據(jù)具有較好的自適應(yīng)性。綜上分析，本文設(shè)計(jì)的大數(shù)據(jù)云存儲(chǔ)優(yōu)化構(gòu)架系統(tǒng)的硬件集成電路的實(shí)現(xiàn)過(guò)程如圖7所示。

2.2 系統(tǒng)的軟件設(shè)計(jì)與實(shí)現(xiàn)

在上述進(jìn)行了大數(shù)據(jù)存儲(chǔ)系統(tǒng)的硬件設(shè)計(jì)的基礎(chǔ)上，進(jìn)行大數(shù)據(jù)存儲(chǔ)系統(tǒng)架構(gòu)結(jié)構(gòu)的軟件設(shè)計(jì)，軟件設(shè)計(jì)建立在ALTERA公司新推出的MAX7000AE軟件開(kāi)發(fā)平臺(tái)基礎(chǔ)上，軟件設(shè)計(jì)的流程包括中斷服務(wù)程序的開(kāi)發(fā)、串口配置程序的設(shè)計(jì)、DSP串口初始化程序等，首先創(chuàng)建LabWindows/CVI工程文件，根據(jù)編寫(xiě)的PCI卡驅(qū)動(dòng)程序，通知DSP取數(shù)，采用時(shí)鐘同步模塊進(jìn)行大數(shù)據(jù)的多通道采樣，返回的HANDLE（句柄），采用DeviceIoControl（）、ReadFile（）控制系統(tǒng)硬件和設(shè)定參數(shù)。外部接口片選信號(hào)利用匯編指令PORTW，PORTR進(jìn)行串口控制，配置引腳寄存器，設(shè)定RCR[1，2]和XCR[1，2]，先對(duì)SPCR1（串口接收控制寄存器）和SPCR2（串口發(fā)送控制寄存器）執(zhí)行大數(shù)據(jù)的寫(xiě)入請(qǐng)求，接收堆棧彈出返回指令后，大數(shù)據(jù)存儲(chǔ)系統(tǒng)內(nèi)的CVI面板實(shí)時(shí)顯示大數(shù)據(jù)的采樣結(jié)果和存儲(chǔ)空間，根據(jù)上述思想，實(shí)現(xiàn)對(duì)大數(shù)據(jù)存儲(chǔ)的軟件設(shè)計(jì)，大數(shù)據(jù)存儲(chǔ)系統(tǒng)軟件設(shè)計(jì)實(shí)現(xiàn)流程如圖8所示。

3 系統(tǒng)調(diào)試與實(shí)驗(yàn)結(jié)果分析

為了測(cè)試本文設(shè)計(jì)的大數(shù)據(jù)存儲(chǔ)系統(tǒng)架構(gòu)模型的性能，進(jìn)行仿真實(shí)驗(yàn)。實(shí)驗(yàn)中，大數(shù)據(jù)的存儲(chǔ)主機(jī)的PC機(jī)為32/64位保護(hù)模式，在 600 MHz的時(shí)鐘速率下執(zhí)行大數(shù)據(jù)的采樣和寫(xiě)入，外部設(shè)備接口、DMA控制器支持 32位和40位的浮點(diǎn)運(yùn)算，內(nèi)核邏輯電流為2.90 A，內(nèi)核邏輯電壓為1.3 V，參考電壓VREF設(shè)置為VDD_IO的[12]，調(diào)節(jié) SCLK1和SCLK2之間的時(shí)序偏差，通過(guò)時(shí)鐘同步控制和鏈路數(shù)據(jù)的配置，實(shí)驗(yàn)中，數(shù)據(jù)量為100 MB～1 GB，以100 MB為單位實(shí)現(xiàn)數(shù)據(jù)的寫(xiě)入和存儲(chǔ)，根據(jù)上述實(shí)驗(yàn)環(huán)境和參數(shù)設(shè)定，結(jié)合本文設(shè)計(jì)的系統(tǒng)硬件電路和軟件模塊，進(jìn)行程序加載寫(xiě)入，進(jìn)行數(shù)據(jù)存儲(chǔ)性能分析和對(duì)比，為了對(duì)比系統(tǒng)的性能，采用本文方法和傳統(tǒng)方法，在不同的存儲(chǔ)開(kāi)銷(xiāo)和干擾下，以大數(shù)據(jù)存儲(chǔ)的信息融合的歸一化投影值為測(cè)試指標(biāo)，得到大數(shù)據(jù)存儲(chǔ)的性能對(duì)比結(jié)果如圖9所示。

由圖9可見(jiàn)，采用本文設(shè)計(jì)的大數(shù)據(jù)存儲(chǔ)系統(tǒng)進(jìn)行大數(shù)據(jù)存儲(chǔ)，具有較好的抗干擾性和數(shù)據(jù)融合性能，降低數(shù)據(jù)存儲(chǔ)開(kāi)銷(xiāo)，提高數(shù)據(jù)存儲(chǔ)系統(tǒng)的數(shù)據(jù)調(diào)度效率，展示了較好的應(yīng)用價(jià)值。

4 結(jié) 語(yǔ)

通過(guò)對(duì)大數(shù)據(jù)存儲(chǔ)系統(tǒng)的優(yōu)化設(shè)計(jì)，降低了存儲(chǔ)系統(tǒng)的空間開(kāi)銷(xiāo)和抗干擾能力。提出一種基于時(shí)鐘同步與高速模塊內(nèi)部觸發(fā)的大數(shù)據(jù)存儲(chǔ)中的優(yōu)化架構(gòu)結(jié)構(gòu)設(shè)計(jì)方法。采用時(shí)鐘同步技術(shù)進(jìn)行存儲(chǔ)系統(tǒng)的總線實(shí)時(shí)調(diào)度，采用高速模塊內(nèi)部觸發(fā)機(jī)制取得總線控制權(quán)，提高了數(shù)據(jù)的轉(zhuǎn)發(fā)傳送性能，系統(tǒng)設(shè)計(jì)包括了硬件模塊設(shè)計(jì)和軟件設(shè)計(jì)兩大部分。由系統(tǒng)設(shè)計(jì)和仿真實(shí)驗(yàn)分析得出，該系統(tǒng)具有較好的數(shù)據(jù)存儲(chǔ)性能，執(zhí)行效率較高，穩(wěn)定性較好。

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