謝 銳，裴東興，王勇貞

(1.中北大學(xué)電子測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室,山西 太原 030051;2.中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室,山西 太原 030051)

可編程引信高速編碼信號(hào)測(cè)試儀

謝 銳1，2，裴東興1，2，王勇貞1，2

(1.中北大學(xué)電子測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室,山西 太原 030051;2.中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室,山西 太原 030051)

針對(duì)模擬環(huán)境下可編程引信高頻編碼信號(hào)無(wú)有效測(cè)試裝置的問(wèn)題，提出了基于高速數(shù)據(jù)采集和存儲(chǔ)技術(shù)的高速編碼信號(hào)測(cè)試儀。該測(cè)試儀以高速AD轉(zhuǎn)換器與FPGA為核心，根據(jù)編碼信號(hào)的特點(diǎn)對(duì)其進(jìn)行有效的衰減和差分化，增強(qiáng)了測(cè)試儀的抗干擾能力減小了測(cè)試誤差，采用并行雙通道時(shí)間交替采樣技術(shù)實(shí)現(xiàn)了200 MHz的高采樣頻率，使用FPGA實(shí)現(xiàn)高速控制時(shí)序邏輯和數(shù)據(jù)分區(qū)緩存，避免了高速存儲(chǔ)中可能產(chǎn)生的丟點(diǎn)情況。實(shí)驗(yàn)結(jié)果表明，高速編碼信號(hào)測(cè)試儀具有完整的記錄信號(hào)波形，能滿足高頻引信編碼信號(hào)測(cè)試要求，可作為可編程引信高頻編碼信號(hào)測(cè)試的有效裝置。

引信；編碼測(cè)試；并行采樣；高速數(shù)據(jù)采集

0 引言

可編程引信是采用電磁感應(yīng)技術(shù)通過(guò)位于炮口的線圈設(shè)定工作方式的，當(dāng)引信隨彈丸發(fā)射通過(guò)線圈時(shí)，發(fā)射線圈將編碼信號(hào)傳輸給引信的接收線圈，因此編碼過(guò)程的特點(diǎn)是時(shí)間短、信號(hào)頻率高、工作環(huán)境惡劣[1-2]。編碼信號(hào)的正確與否是影響引信綜合性能的關(guān)鍵因素，在使用前需要對(duì)引信的編碼裝置進(jìn)行全面的檢測(cè)，確保其正常工作[3]。因此有效的試驗(yàn)與測(cè)試方法對(duì)引信而言是非常重要的。

目前對(duì)于引信裝定方法的研究較多，而對(duì)裝定結(jié)果的驗(yàn)證大都是通過(guò)原理樣機(jī)進(jìn)行測(cè)試，對(duì)于引信模擬環(huán)境下的編碼測(cè)試方法及測(cè)試儀器的研究有限[4]，不能滿足引信測(cè)試的需要。近年來(lái)專(zhuān)用數(shù)據(jù)采集卡集成系統(tǒng)發(fā)展迅速，它的內(nèi)部元件高度集成化，功能強(qiáng)大，采集速度快，存儲(chǔ)容量大，可以覆蓋從低頻到高頻、從低溫到高溫大范圍的動(dòng)態(tài)測(cè)量[5-6]。但其大多是針對(duì)工業(yè)控制領(lǐng)域，對(duì)于高頻引信編碼信號(hào)的測(cè)試無(wú)法采用現(xiàn)有的數(shù)據(jù)采集卡實(shí)現(xiàn)，本文針對(duì)此問(wèn)題提出了基于高速數(shù)據(jù)采集和存儲(chǔ)技術(shù)的高速編碼信號(hào)測(cè)試儀。

1 高速編碼信號(hào)測(cè)試儀原理

對(duì)編碼信號(hào)檢測(cè)時(shí)使用空氣炮模擬引信發(fā)射過(guò)程的環(huán)境[7]，高速信號(hào)測(cè)試儀與引信的信號(hào)接收端連接，通過(guò)空氣炮發(fā)射，測(cè)試儀經(jīng)過(guò)炮口的發(fā)射線圈時(shí)被觸發(fā)，開(kāi)始高速記錄編碼數(shù)據(jù)，記錄完成后將測(cè)試儀取回與計(jì)算機(jī)連接將存儲(chǔ)的數(shù)據(jù)傳輸至專(zhuān)用軟件中進(jìn)行顯示，通過(guò)軟件的數(shù)據(jù)處理和分析功能判斷編碼數(shù)據(jù)是否正確。

可編程引信的編碼信號(hào)為脈沖序列，其幅值為6 V，最高頻率分量可達(dá)50 MHz，輸出阻抗為1.2 kΩ。測(cè)試要求高速信號(hào)測(cè)試儀的采樣頻率達(dá)到200 MHz，存儲(chǔ)容量為1 MB，測(cè)試儀體積不大于Ф55 mm×100 mm，連續(xù)工作時(shí)間不小于4 h。根據(jù)以上要求采用雙通道、8 bit、最高采樣率為100 MHz的高速模數(shù)轉(zhuǎn)換器AD9288實(shí)現(xiàn)編碼信號(hào)的轉(zhuǎn)換，選用CycloneⅢ系列的FPGA對(duì)高速數(shù)據(jù)轉(zhuǎn)換和數(shù)據(jù)的存取進(jìn)行控制，數(shù)據(jù)的存儲(chǔ)選用同步靜態(tài)隨機(jī)存儲(chǔ)器IS61VPS25636A，它的存儲(chǔ)容量為1 MB，最大同步時(shí)鐘頻率能達(dá)到200 MHz。高速信號(hào)測(cè)試儀的結(jié)構(gòu)框圖如圖1所示。

圖1 測(cè)試儀結(jié)構(gòu)框圖Fig.1 Structure diagram

測(cè)試儀要達(dá)到200 MHz的采樣頻率，要使用AD9288的兩個(gè)100 MHz數(shù)據(jù)采集通道并行工作[8]。它的兩個(gè)通道可由各自的時(shí)鐘來(lái)控制信號(hào)的轉(zhuǎn)換，采用FPGA給兩個(gè)通道分別提供同頻率、相位相差180°的轉(zhuǎn)換時(shí)鐘[9]，兩通道均在時(shí)鐘的上升沿對(duì)同一輸入信號(hào)進(jìn)行采樣，也就是在一個(gè)時(shí)鐘周期內(nèi)得到兩個(gè)采樣點(diǎn)，即并行雙通道時(shí)間交替采樣技術(shù)。兩通道分別輸出的8 bit數(shù)據(jù)經(jīng)FPGA以乒乓結(jié)構(gòu)緩存，之后再以較低的速度寫(xiě)入靜態(tài)存儲(chǔ)器中[10]。采取這種模式可以有效地提高測(cè)試儀的采樣率同時(shí)減輕了數(shù)據(jù)傳輸和存儲(chǔ)的壓力，保證了測(cè)試結(jié)果的可靠性。

2 高頻編碼信號(hào)的調(diào)理

根據(jù)編碼信號(hào)的特征在進(jìn)行模數(shù)轉(zhuǎn)換之前需要將信號(hào)進(jìn)行調(diào)理，以滿足ADC對(duì)輸入信號(hào)有效范圍和模式的要求，因此信號(hào)調(diào)理包括衰減和差分化兩部分。

2.1 信號(hào)的衰減

由于編碼信號(hào)屬于高頻信號(hào)，不能通過(guò)簡(jiǎn)單的電阻串聯(lián)實(shí)現(xiàn)衰減，在衰減的同時(shí)還需要考慮阻抗匹配的問(wèn)題。所設(shè)計(jì)的信號(hào)衰減電路如圖2所示。

圖2 信號(hào)衰減電路Fig.2 Signal attenuation circuit

通常衰減電路中的電容比較小，當(dāng)信號(hào)頻率很低時(shí)，衰減電路的分壓比僅由電阻決定，但對(duì)于高頻的輸入信號(hào)，容抗對(duì)于信號(hào)的影響會(huì)大于阻抗。由于編碼信號(hào)頻帶較寬，當(dāng)信號(hào)頻率改變時(shí)，衰減電路中R1+R2、C1的并聯(lián)阻抗Z及R3和C2的并聯(lián)阻抗Z′均會(huì)隨信號(hào)頻率變化，為了能在較寬的頻率范圍內(nèi)使衰減電路的分壓比保持不變，需要適當(dāng)選擇阻容元件的大小。

衰減電路的分壓比為：

(1)

當(dāng)編碼信號(hào)頻率改變時(shí)衰減電路的分壓比保持不變則需要滿足：

即：R3C2=(R1+R2)C1

(2)

衰減電路中兩個(gè)阻容元件的時(shí)間常量(R1+R2)C1和R3C2必須相等，否則衰減后的信號(hào)會(huì)產(chǎn)生失真。因此電路中選擇R1為10 MΩ，R2、R3為1 MΩ，C1為8 pF，C2為88 pF。此信號(hào)衰減電路帶寬范圍較寬，輸入阻抗高，可以把幅值為6 V的編碼信號(hào)不失真的衰減到500 mV，滿足AD9288對(duì)信號(hào)輸入范圍的要求。

2.2 信號(hào)的差分化

由于AD9288要求差分信號(hào)輸入，所以需要把衰減后的編碼信號(hào)轉(zhuǎn)為差分模式。設(shè)計(jì)采用集成信號(hào)調(diào)理芯片AD8138將信號(hào)差分化，在保證AD的模擬輸入信號(hào)穩(wěn)定的同時(shí)盡量避免噪聲信號(hào)的引入，增強(qiáng)測(cè)試儀的抗干擾能力。

在高速電路中的設(shè)計(jì)中，需要考慮由于傳輸線阻抗失配引起的信號(hào)反射問(wèn)題，因此在AD8138的正負(fù)輸出端各使用一個(gè)50 Ω的串聯(lián)電阻分別與AD轉(zhuǎn)換器的IN+和IN-端連接。此外，為了避免產(chǎn)生共模噪聲要求AD8138的輸出信號(hào)差分對(duì)的布線緊湊且等長(zhǎng)，保證等值反相。圖3為信號(hào)差分化電路，其中R6=R5且R1=R2。由于輸入的編碼信號(hào)阻抗較小，所以四個(gè)電阻R1、R2、R5和R6阻值均為500 Ω。

圖3 信號(hào)差分化電路Fig.3 Signal differencing circuit

3 高速數(shù)據(jù)采樣存儲(chǔ)技術(shù)

3.1 并行雙通道時(shí)間交替采樣技術(shù)

前文所述高速信號(hào)測(cè)試儀設(shè)計(jì)采用AD9288以并行雙通道時(shí)間交替采樣方式工作，其具體過(guò)程是：給AD9288的通道A、B分別提供100 MHz的采樣時(shí)鐘，通道A在時(shí)鐘上升沿采得樣本點(diǎn)，通道B在時(shí)鐘下降沿采得樣本點(diǎn)，如果兩通道的采樣時(shí)鐘相位相差180°，也就是兩通道之間的采樣時(shí)間間隔為5 ns，相當(dāng)于在10 ns的時(shí)間內(nèi)對(duì)輸入模擬信號(hào)進(jìn)行了兩次采樣，測(cè)試儀的采樣率就可達(dá)到200 MHz。最后將兩通道的采樣數(shù)據(jù)按相應(yīng)的順序拼接后形成一個(gè)完整的數(shù)據(jù)輸出。

AD9288工作時(shí)序如圖4所示，其中通道A在ENCODE A上升沿tA到來(lái)后開(kāi)始對(duì)輸入信號(hào)第N點(diǎn)采樣，4個(gè)脈沖之后從通道A輸出數(shù)據(jù)DATAN，通道B在ENCODE B上升沿即ENCODE A下降沿對(duì)輸入信號(hào)第N點(diǎn)采樣，4個(gè)脈沖之后從通道B輸出數(shù)據(jù)DATAN，將兩通道的數(shù)據(jù)按序存儲(chǔ)，也就是在ENCODE A的一個(gè)周期內(nèi)得到了兩個(gè)DATA數(shù)據(jù)輸出。當(dāng)下一個(gè)時(shí)鐘ENCODE到來(lái)后，通道A和通道B均對(duì)其輸入信號(hào)第N+1點(diǎn)采樣，同樣分別得到DATAN+1數(shù)據(jù)輸出，輸出數(shù)據(jù)經(jīng)過(guò)FPGA緩存。

圖4 AD9288時(shí)序圖Fig.4 AD9288 timing chart

3.2 FPGA高速控制邏輯設(shè)計(jì)

作為高速信號(hào)測(cè)試儀的控制核心FPGA為ADC提供采樣時(shí)鐘，將轉(zhuǎn)化后的數(shù)據(jù)以正確的順序在內(nèi)部緩存，并控制SSRAM對(duì)數(shù)據(jù)的存儲(chǔ)和讀取。FPGA內(nèi)部功能模塊劃分如圖5所示。在設(shè)計(jì)時(shí)，AD9288需要兩路相位相反的100 MHz的轉(zhuǎn)換時(shí)鐘，對(duì)SSRAM的操作需要時(shí)鐘，F(xiàn)PGA內(nèi)部邏輯需要時(shí)鐘，另外通過(guò)USB與上位機(jī)連接進(jìn)行操作時(shí)也需要時(shí)鐘，因此需要考慮滿足對(duì)不同頻率的多個(gè)時(shí)鐘的要求。高速數(shù)字電路在邏輯設(shè)計(jì)時(shí)對(duì)時(shí)鐘的穩(wěn)定性要求很高，時(shí)鐘的抖動(dòng)和延遲需要控制在最小的范圍內(nèi)，以保證多個(gè)時(shí)鐘到達(dá)各個(gè)寄存器的延遲最小，避免出現(xiàn)信號(hào)不完整的問(wèn)題。

圖5 FPGA內(nèi)部功能模塊Fig.5 Internal function modules of FPGA

基于以上分析設(shè)計(jì)利用FPGA內(nèi)部的鎖相環(huán)通過(guò)全局時(shí)鐘網(wǎng)絡(luò)產(chǎn)生多個(gè)同源時(shí)鐘，滿足測(cè)試儀對(duì)多時(shí)鐘以及時(shí)序約束的要求。選用的EP3C16Q240C8N內(nèi)部包含四個(gè)鎖相環(huán)，每個(gè)鎖相環(huán)最多有五個(gè)時(shí)鐘輸出，采用外部50 MHz晶振作為鎖相環(huán)的時(shí)鐘輸入，通過(guò)全局時(shí)鐘網(wǎng)絡(luò)經(jīng)PLL倍頻得到兩個(gè)相位差為180°的100 MHz時(shí)鐘CLKA和CLKB作為AD9288兩個(gè)通道的采樣時(shí)鐘，再倍頻得到一個(gè)200 MHz時(shí)鐘GCLK用于測(cè)試儀的邏輯控制，GCLK通過(guò)檢測(cè)其他時(shí)鐘邊沿變化來(lái)實(shí)現(xiàn)不同時(shí)鐘的同步，圖6所示為FPGA時(shí)鐘產(chǎn)生模塊的時(shí)序仿真結(jié)果。

圖6 鎖相環(huán)時(shí)序仿真Fig.6 PLL clock logic simulation

3.3 數(shù)據(jù)的高速存儲(chǔ)

高速信號(hào)測(cè)試儀設(shè)計(jì)的并行雙通道時(shí)間交替采樣技術(shù)使其對(duì)存儲(chǔ)器操作速度的要求有所降低。測(cè)試儀采用的同步靜態(tài)隨機(jī)存儲(chǔ)器IS61VPS25636A有32根數(shù)據(jù)線，在對(duì)轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行存儲(chǔ)時(shí)，首先將AD9288兩個(gè)通道輸出的數(shù)據(jù)在FPGA內(nèi)部緩存，F(xiàn)PGA內(nèi)部構(gòu)建了四個(gè)寄存器，全部寫(xiě)滿后同時(shí)再將數(shù)據(jù)寫(xiě)入到外部存儲(chǔ)器中，這樣數(shù)據(jù)寫(xiě)入的速度進(jìn)一步降低，使得數(shù)據(jù)的高速存儲(chǔ)更易實(shí)現(xiàn)。

圖7為存儲(chǔ)器寫(xiě)時(shí)序仿真結(jié)果。其中DataA和DataB是AD9288兩通道的數(shù)據(jù)，兩通道在一個(gè)采樣周期10 ns產(chǎn)生的兩個(gè)數(shù)據(jù)緩存到FPGA的A、B兩個(gè)寄存器中，下一個(gè)采樣周期產(chǎn)生的兩個(gè)數(shù)據(jù)緩存到C、D兩個(gè)寄存器中，之后一次寫(xiě)入外部存儲(chǔ)器中。也就是將每10 ns產(chǎn)生的兩個(gè)數(shù)據(jù)按照每20 ns進(jìn)行一次寫(xiě)數(shù)據(jù)操作，在AD采樣頻率為200 MHz的情況下，寫(xiě)數(shù)據(jù)的頻率為50 MHz。通過(guò)降速避免了高速數(shù)據(jù)傳輸中丟點(diǎn)的情況，同時(shí)也可以方便對(duì)存儲(chǔ)器進(jìn)行操作。

圖7 SSRAM寫(xiě)時(shí)序仿真Fig.7 SSRAM write timing simulation

4 實(shí)驗(yàn)測(cè)試結(jié)果

使用高速信號(hào)測(cè)試儀在空氣炮上對(duì)引信編碼信號(hào)進(jìn)行了測(cè)試，編碼發(fā)射裝置安裝在炮口處。測(cè)試儀體積為168 cm3，經(jīng)過(guò)灌封后可承受2萬(wàn)g的沖擊，滿足在空氣炮上進(jìn)行測(cè)試的要求。由于引信編碼為電磁感應(yīng)方式，因此測(cè)試儀的外殼選用磁導(dǎo)率小的材料對(duì)磁場(chǎng)進(jìn)行屏蔽，防止磁場(chǎng)對(duì)測(cè)試儀的正常工作產(chǎn)生影響。測(cè)試儀發(fā)射后通過(guò)炮口的磁環(huán)時(shí)被觸發(fā)，開(kāi)始記錄引信收到的編碼信號(hào)，記錄完成后將測(cè)試儀與上位機(jī)連接進(jìn)行數(shù)據(jù)的讀取，并在軟面板上顯示編碼信號(hào)波形。圖8為其中一組編碼信號(hào)，從中可以看出編碼信號(hào)是一系列脈沖，經(jīng)過(guò)去噪等處理后編碼信號(hào)如圖9所示，可以看出編碼信號(hào)波形完整，信號(hào)幅值、頻率和編碼次數(shù)與預(yù)設(shè)的編碼信號(hào)特征吻合，達(dá)到了預(yù)期測(cè)試結(jié)果。

圖8 編碼信號(hào)序列Fig.8 Encoding signal sequence

圖9 處理后的編碼信號(hào)波形Fig.9 Processed encoding signal waveform

5 結(jié)論

本文提出了可編程引信高速編碼信號(hào)測(cè)試儀。該儀器基于高速數(shù)據(jù)采樣和存儲(chǔ)技術(shù)，以高速AD轉(zhuǎn)換器與FPGA為核心，測(cè)試儀根據(jù)編碼信號(hào)的特點(diǎn)對(duì)其進(jìn)行有效地衰減和差分化，增強(qiáng)了測(cè)試儀的抗干擾能力減小了測(cè)試誤差，采用并行雙通道時(shí)間交替采樣技術(shù)實(shí)現(xiàn)了200 MHz的高采樣頻率，使用FPGA實(shí)現(xiàn)高速控制時(shí)序邏輯和數(shù)據(jù)分區(qū)緩存，避免了高速存儲(chǔ)中可能產(chǎn)生的丟點(diǎn)情況。所設(shè)計(jì)的高速編碼信號(hào)測(cè)試儀具有小體積、抗高沖擊的特點(diǎn)。在空氣炮上進(jìn)行了實(shí)驗(yàn)測(cè)試，實(shí)驗(yàn)結(jié)果表明，高速編碼信號(hào)測(cè)試儀可以完整地記錄信號(hào)波形，能滿足高頻引信編碼信號(hào)測(cè)試要求，可作為可編程引信高頻編碼信號(hào)測(cè)試的有效裝置。

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High-speed Encoding Signal Test Instrument of Programmable Fuze

XIE Rui1,2, PEI Dongxing1,2, WANG Yongzhen1,2

(1. Science and Technology on Electronic Test and Measurement Laboratory,Taiyuan, 030051, China;2. Key Laboratory of Instrumentation Science & Dynamic Measurement, Ministry of Education, North University of China, Taiyuan, 030051, China)

For the situation that programmable fuze high frequency encoding signal have no valid test instrument under simulated environment, a high-speed coding signal test instrument based on high-speed data acquisition and storage technology was proposed. It had high-speed AD converters and FPGA as the core, by effective signal attenuation and differencing according to the characteristics of the encoding signal, enhanced anti-jamming capability and reduced the measurement error. It was designed through a parallel two-channel time alternate sampling technology to achieve a high sampling frequency of 200 MHz. A high-speed timing control logic and data cache partitions in FPGA was used to avoid lost points in high speed transmission. Experimental results showed that it could meet the requirements of high-frequency fuze coding signal test, recording signal waveform was accomplished. The experimental results were accurate and reliable, which could be used as an effective instrument for programmable fuze high frequency coding signal testing.

fuze encoding test；parallel sampling；high speed data acquisition

2016-07-03

謝銳(1983—)，女，山西太原人，博士，講師，研究方向：動(dòng)態(tài)測(cè)試與智能儀器。E-mail: zbxierui@163.com。

TJ430.6

A

1008-1194(2016)06-0026-05