趙 君，艾鐵柱，張宇坤

（中航工業(yè)西安航空計算技術(shù)研究所，西安 710065）

基于IODELAY原語SAR載荷模擬器延遲單元設(shè)計

趙 君，艾鐵柱，張宇坤

（中航工業(yè)西安航空計算技術(shù)研究所，西安 710065）

針對星載合成孔徑雷達中數(shù)傳分系統(tǒng)測試時，需要進行接收數(shù)據(jù)時序拉偏測試需求，提出一種基于FPGA原語的SAR載荷模擬器延時單元設(shè)計方法，該延遲單元采用IODELAY原語，通過時序約束實現(xiàn)正反向時鐘與數(shù)據(jù)時序拉偏功能，同時分析了FPGA內(nèi)部邏輯資源約束對時序拉偏功能的影響；仿真與試驗結(jié)果表明，基于該延遲單元的SAR載荷模擬器時鐘與數(shù)據(jù)時序調(diào)整范圍可達－6～6 ns，步進1 ns，系統(tǒng)運行穩(wěn)定，滿足設(shè)計要求。

星載合成孔徑雷達；數(shù)傳分系統(tǒng)；載荷模擬器；IODELAY原語

0 引言

隨著1978年美國“海洋衛(wèi)星”（SEASAT）的成功發(fā)射升空，作為全球第一顆合成孔徑雷達（SAR）衛(wèi)星，它掀開了空間微波遙感的新篇章，同時也引發(fā)了全球?qū)AR衛(wèi)星的需求熱潮。數(shù)傳分系統(tǒng)是遙感衛(wèi)星的重要組成之一，在衛(wèi)星在軌運行過程中，數(shù)傳分系統(tǒng)主要完成針對星上有效載荷捕獲的高分辨率圖像數(shù)據(jù)的接收、存儲于傳輸［1 2］。

在針對星載數(shù)傳分系統(tǒng)的測試過程中，真實數(shù)據(jù)源——星上有效載荷價格昂貴，容易受損，為了避免數(shù)傳分系統(tǒng)在地面測試時，頻繁對真實載荷進行操作而造成功能損壞，一般采用SAR載荷數(shù)據(jù)模擬器（簡稱SAR數(shù)據(jù)源），用來替換真實的星上有效載荷，模擬出符合衛(wèi)星在軌運行時的數(shù)據(jù)及時序。SAR數(shù)據(jù)源應(yīng)用方式如圖1所示［3］。

本文針對星上實際應(yīng)用中載荷與數(shù)傳分系統(tǒng)間高速信號時序測試需求，依據(jù)測試信號類型進行時序控制分析，基于IODELAY原語實現(xiàn)受控延時單元設(shè)計，有效地減少系統(tǒng)維護復雜度與測試耦合度，并提高了SAR數(shù)據(jù)源系統(tǒng)的可擴展性。

圖1 SAR數(shù)據(jù)源應(yīng)用方式

1 SAR數(shù)據(jù)源時序測試原理

1.1 功能需求技術(shù)指標

本SAR數(shù)據(jù)源僅針對LVDS接口型數(shù)傳分析進行測試，在數(shù)據(jù)傳輸過程中，一般包括時鐘、門控和數(shù)據(jù)信號。在時鐘上升沿時，若門控信號為有效，則此刻的數(shù)據(jù)為有效；若門控位無效，則數(shù)據(jù)為無效［4］。

通常情況下，要求時鐘、門控和數(shù)據(jù)在同一時刻跳變，即在時鐘上升沿跳變。同時跳變可以減少數(shù)據(jù)接收設(shè)備在數(shù)據(jù)采集時采集到錯誤數(shù)據(jù)。使得數(shù)據(jù)傳輸?shù)目煽啃蕴岣?。但是，在對?shù)傳分系統(tǒng)測試時，需要SAR數(shù)據(jù)源模擬實際星上工況。在實際工作中，時鐘、門控和數(shù)據(jù)信號經(jīng)過電纜傳輸后，會產(chǎn)生不同程度的相位偏移，該偏移的產(chǎn)生原因較多，如邏輯綜合約束，PCB布線，寄生電容等。在測試過程中，為了盡可能模擬真實情況，需要SAR數(shù)據(jù)源將鐘碼關(guān)系進行拉偏，從而模擬時鐘與數(shù)據(jù)不同步的情況，以此測試星載數(shù)傳分系統(tǒng)數(shù)據(jù)接收功能的穩(wěn)定性。

1.2 系統(tǒng)工作原理

SAR模擬源通道與數(shù)據(jù)處理器交互信號包括2組LVDS數(shù)據(jù)傳輸接口，每組有四類信號構(gòu)成：CLK、Flag、DATA ［15：0］、RESET。模擬源功能如下：

1）SAR模擬源具有將自身內(nèi)部存儲的SAR數(shù)據(jù)從LVDS接口輸出的功能；

2）模擬源具有19 bit（含時鐘、門控和復位）位寬；

3）信號電平為LVDS，時鐘頻率44.44 MHz；

4）可以設(shè)置門控正程和逆程。

SAR模擬源與數(shù)傳分系統(tǒng)接口時序關(guān)系如圖2所示。

圖2 SAR模擬源與數(shù)傳分系統(tǒng)接口時序關(guān)系示意圖

SAR模擬源工作模式及數(shù)據(jù)率如表1所示。

表1 SAR模擬源工作模式及數(shù)據(jù)率

其中：數(shù)據(jù)率是指單路數(shù)據(jù)速率，速率范圍約定為每10幀跳變10%或20%（百分比可選擇）；針對波模式的間歇工作特性，約定工作時間（范圍約1.27～1.43 s）和間歇時間 （范圍約5.8～6.1 s）。

SAR模擬源接口參數(shù)如下：

1）時鐘頻率：44.44 MHz；

2）時鐘上升沿對準FLAG信號下降沿，超前或者滯后flag下降沿小于4 ns；

3）Reset信號寬度為t1（不小于500 ns），信號超前穩(wěn)定輸出數(shù)據(jù)的時間為t2（不小于200 ns，不大于100 ms）；

4）T0時間為SAR信源加電正常后到第一個正常的Reset低脈沖到來之前時間間隔，要求T0≥500 ms；

5）FLAG信號下降沿到來時開始傳送SAR雷達數(shù)據(jù)，16 bit雷達數(shù)據(jù)并行傳輸，且有效門控下時鐘周期為偶數(shù)；

6）時鐘上升沿超前數(shù)據(jù)跳變沿，超前小于4 ns（時鐘時延考驗±6）；

7）時鐘占空比：45%～55%；

8）時鐘連續(xù)不間斷；

9）SAR模擬源輸出至數(shù)傳分系統(tǒng)的數(shù)據(jù)由2路16 bit的并行數(shù)據(jù)傳輸完成，數(shù)據(jù)處理器兩個通道的圖像數(shù)據(jù)計數(shù)器與圖像的時間關(guān)系保持一致；

2 SAR數(shù)據(jù)源延時單元設(shè)計

為了滿足時間偏移測試需求，本文提出調(diào)用Xilinx原語IODELAY和IDELAYCTRL方式實現(xiàn)產(chǎn)生納秒級偏移的設(shè)計方案，其中IODELAY是輸入／輸出延遲單元，IDELAYCTRL模塊是為IODELAY模塊服務(wù)的，主要用于提供參考時鐘。

2.1 IODELAY概述

每個I／O模塊包含一個可編程絕對延遲單元，稱為IODELAY。IODELAY可以連接到ILOGIC／ISERDES或OLOGIC／OSERDES模塊，也可同時連接到這兩個模塊。IODELAY是具有64個tap的環(huán)繞延遲單元，具有標定的tap分辨率，64 個tap的環(huán)繞延遲單元產(chǎn)生的延時為參考時鐘（Frequency used for IDELAYCTRL）的一個周期。IODELAY可用于組合輸入通路、寄存輸入通路、組合輸出通路或寄存輸出通路，還可以在內(nèi)部資源中直接使用。IODELAY允許各輸入信號有獨立的延遲。按照類型可以分為IDELAY、ODELAY、IODELAY［5］。

當用作IDELAY時，數(shù)據(jù)從IBUF或內(nèi)部資源輸入，然后輸出到ILOGIC／ISERDES，包括3種可用操作模式：

1）零保持時間延遲模式（IDELAY_TYPE＝DEFAULT）；

2）固定延遲模式（IDELAY_TYPE＝FIXED）；

3）可變延遲模式（IDELAY_TYPE＝VARIABLE）；

當用作ODELAY時，數(shù)據(jù)從OLOGIC／OSERDES輸入，然后輸出到OBUF，僅有一種固定延遲輸出模式

當用作IODELAY時，將IOB配置成雙向模式。IODELAY交替延遲輸入通路和輸出通路上的數(shù)據(jù)，包括兩種工作模式：

1）固定IDELAY（IDELAY_TYPE＝FIXED）和固定ODELAY模式；

2）可變IDELAY（IDELAY_TYPE＝VARIABLE）和固定ODELAY模式；

IODELAY基元結(jié)構(gòu)如圖3所示。

圖3 IODELAY基元結(jié)構(gòu)

其中：ODATAIN、IDATAIN、DATAIN均為被調(diào)節(jié)信號輸入端，區(qū)別在于需要和IODELAY基元鏈接的端口類型不同。通過配置原語，選擇其中一種模式來使用；DATAOUT為輸出端，當輸入使用ODATAIN時，輸出端只能接到輸出管腳，不能再做邏輯處理；T為三態(tài)控制信號輸入腳；CE、INC、C用于可變延遲模式下調(diào)節(jié)延時的控制信號；RST為復位信號輸入。

2.2 基于時鐘偏移的延時單元設(shè)計

通過多次調(diào)用IODELAY原語，通過調(diào)整時鐘。產(chǎn)生等效的負向偏移。使得輸出的時鐘延時接近3／4周期后輸出，同時做微調(diào)，可以實現(xiàn)輸出時鐘偏移量為負1／4周期［6］，其他延時量以此類推，延時單元實現(xiàn)流程如圖4所示。

圖4 延時實現(xiàn)流程圖

2.2.1 正／負向延時輸出設(shè)計

正向延時輸出設(shè)計時，若IODELY的資源充足，可以使用200 M時鐘作為參考時鐘，連續(xù)調(diào)用兩個可變IODELAY，兩個可變IODELAY的初始值設(shè)為0，將其串聯(lián)，設(shè)置其以tap遞增模式變化。使用同一組控制信號控制器微調(diào)，可完成正向0～10 ns延時微調(diào)。完全滿足0～6 ns延時微調(diào)。

若IODELY的資源不足，可以使用175 M時鐘作為參考時鐘，調(diào)用一個可變IODELAY，IODELAY的初始值設(shè)為0，設(shè)置其以tap遞增模式變化。使用同一組控制信號控制器微調(diào)，可完成正向0～5.7 ns延時微調(diào)。

負向延時輸出設(shè)計時，若IODELY的資源充足，使用200 M時鐘作為參考時鐘，先將原始時鐘取反，接入一個連續(xù)固定IODELAY，再接入兩個可變IODELAY。固定延時設(shè)置為18（計算得到），同時控制兩個可變IODELAY，兩個可變IODELAY的初始值設(shè)為63，設(shè)置其以tap遞減模式變化。使用同一組控制信號控制器微調(diào)，可完成正向0～－10 ns延時微調(diào)。

若IODELY的資源不足，使用175 M時鐘作為參考時鐘，先將原始時鐘取反，接入一個連續(xù)固定IODELAY，再接入一個可變IODELAY。固定延時設(shè)置為18（計算得到），同時控制可變IODELAY，兩個可變IODELAY的初始值設(shè)為63，設(shè)置其以tap遞減模式變化。使用同一組控制信號控制器微調(diào)，可完成正向0～－5.7 ns延時微調(diào)。

2.2.2 正負方向延時切換設(shè)計

由于正向延時和負向延時的產(chǎn)生方法不一樣，所以調(diào)用兩組IODELAY原語，第一組完成正向延時，第二組完成負向延時，最終按照配置的要求，二選一輸出。在FPGA中，通過內(nèi)部邏輯產(chǎn)生信號，信號被送到OBUF，再從OBUF輸出到PAD，其中OBUF自身就具有邏輯選擇功能。

當需要將時鐘拉偏時，首先通過解析延時配置參數(shù)，獲取產(chǎn)生CE電平相應(yīng)長度的控制量，然后對所有IODELAY進行復位，使其恢復到初始狀態(tài)，最后根據(jù)表2配置的控制量產(chǎn)生相應(yīng)長度的CE信號。

表2 CE參數(shù)配置表

2.3 邏輯資源約束

在進行延時單元設(shè)計時，需要對IODELAY的位置進行約束，使其盡量接近輸出端口，或者接近下一級邏輯單元。通過對時鐘、數(shù)據(jù)等信號加上兩個IODELY單元來實現(xiàn)延時控制的方法，需要進行如下設(shè)計配置：

1）為了滿足最大偏移6 ns的要求，需要將兩個IODELY串聯(lián)使用；

2）為了滿足IODELY的使用要求，在使用IDELAY模式時，IDELY單元的輸出信號需要人為做一次邏輯后才能輸出；

每個IO需要兩個IODELY單元，因此布局布線時需要嚴格約束，且在使用前需要判斷是所用到的IO附近的IOLEDY單元數(shù)量是否滿足需求。在功能實現(xiàn)后，需要對IODELAY所在的位置進行時序約束，將IODELAY約束到IO的距離PAD最近的位置。圖5為邏輯資源約束效果對比。

圖5 邏輯資源約束

如圖5所示，圈中線條為產(chǎn)生延時相關(guān)線路。在沒有做約束的情況下，會默認優(yōu)先調(diào)取X0Y0位置的IODELY。實際使用過程中，PAD的位置并不在X0Y0。這樣會造成片內(nèi)線路回繞，增大FPGA片內(nèi)延時，影響時序拉偏測試精度。

2.4 延時單元仿真

針對延時單元邏輯設(shè)計進行仿真，仿真結(jié)果如圖6所示。圖中DATAOUT1～DATAOUT5的變化情況一樣，當偏移量為5時，會同時產(chǎn)生正向偏移和負向偏移，僅在clk_sim_ out最后輸出時選擇需要輸出的信號。

圖6 延時單元仿真結(jié)果

如圖6（a）所示，iodely為8’h5時，需要將輸出時鐘延時5 ns輸出。

1）t0，clk_sim為原始信號，

2）t1，經(jīng)過一次可變IODELY之后，得到DATAOUT1，

3）t2，經(jīng)過一次可變IODELY之后，得到DATAOUT2，如圖6（b）所示，iodely為8’h85時，需要將輸出時鐘超前5 ns輸出。

1）t1，將原始信號clk_sim取反輸入一次固定IODELY。

2）t2，取反后的時鐘經(jīng)過一次固定IODELY之后，得到DATAOUT3，tap值為xx，參考時鐘200 M，即產(chǎn)生1.35 ns延時；

3）t3，再經(jīng)過一次可變IODELY之后，得到DATAOUT4，切控制器tap值為xx，參考時鐘200 M，每個IODELY產(chǎn)生2.5 ns延時。

4）t4，再經(jīng)過一次可變IODELY之后，得到DATAOUT5，切控制器tap值為xx，參考時鐘200 M，每個IODELY產(chǎn)生2.5 ns延時。

5）t5，三次次疊加后得到了延時量等效為提前5 ns的clk _out_sim。

3 延時單元測試結(jié)果

由于固有延時的存在，因此當設(shè)施延時量為0時，輸出量信號與延時信號存在一定的延時。通過校正，可以使延時量變?yōu)闉?，但其缺點是使得負方向的可變化范圍減小。

圖7為SAR數(shù)據(jù)源輸出時鐘實測結(jié)果，下圖藍線偏移之后的時鐘信號，紅線為原始時鐘信號。其中，圖7（a）為延時值為0 ns時，原始時鐘和延時時鐘對比圖（t0＝6 ns），圖7 （b）為延時值為－6 ns時（校正0點），原始時鐘和延時時鐘對比；圖7（c）為延時值為10 ns時，原始時鐘和延時時鐘對比（t1＝4 ns）。

4 結(jié)束語

本文提出與設(shè)計的基于IODELAY原語設(shè)計的延遲單元具有架構(gòu)靈活、耦合度低和可擴展性強的特點，采用該延時單元可以實現(xiàn)SAR載荷模擬器時鐘拉偏輸出功能，測試結(jié)果表明，通過校正可以消除FPGA內(nèi)傳輸固有延時誤差，其延時功能可以滿足SAR載荷模擬器針對星載數(shù)傳分系統(tǒng)的信號拉偏測試需求，時序調(diào)整范圍達到－6～6 ns，步進1 ns，LVDS接口輸出時鐘最高頻率可以達到60 MHz。

圖7 延時單元測試結(jié)果

［1］高洪濤，陳 虎，劉 暉，等.國外對地觀測衛(wèi)星技術(shù)發(fā)展［J］.航天器工程，2009，18（3）：84-92.

［2］張銳菊.航天器載遙感器與數(shù)傳系統(tǒng)接口設(shè)計規(guī)范［S］.2007.

［3］趙 宏，單慶曉，肖昌炎，等.遙感衛(wèi)星數(shù)傳基帶數(shù)據(jù)模擬源的設(shè)計與實現(xiàn)［J］.計算機測量與控制，2012，20（2）：411-413.

［4］張文彬，鄧云凱，倪 江.星載SAR目標回波信號模擬源的研制［J］.計算機測量與控制，2005，13（3）：265-266.

［5］Kilts S.Advanced FPGA Desgin：Architecture，Implementation and Optimization［M］.孟憲元，譯.北京：機械工業(yè)出版社，2009.

［6］Jurgenmattausch H，Matthiesen F.Amemory based high－speed digital delay line with a large adjustable length［J］.IEEE Journal of Solid state E Circuits，1988，23（1）.

Design of Delay Unit in SAR Load Simulator Based on IODELAY Primitive

Zhao Jun，Ai Tiezhu，Zhang Yukun

（Xi′an Aviation Institute of Computing Technology，Aviation Industry Corporation of China，Xi′an 710065，China）

In allusion to the requirement of timing perturbation between data and clock，which is in process of testing data transmission subsystem of spaceborne synthetic aperture radar（SAR），a new design of SAR load simulator，which is based on delay unit with FPGA primitive，is proposed in this thesis.For testing data transmission subsystem，the delay unit，completing timing perturbation between data and clock，consists of IODELAY primitive by timing rules.And it also analyzes the influence of the logic resource constraint in FPGA on the timing perturbation function.Finally，the performance and robustness are assessed through the simulation and test，whose result shows that the range of timing perturbation is from－6ns to 6ns with 1ns step.The system runs stably and meets the design requirements.

spaceborne synthetic aperture radar；data transmission subsystem；load simulator；IODELAY primitive

1671-4598（2016）08-0240-04

10.16526／j.cnki.11－4762／tp.2016.08.066

：TP957.51

：A

2016-02-23；

：2016-03-12。

航空科學基金－青年基金（2014ZD31006）。

趙 君（1982-），男，博士，一站博士后，高級工程師，主要從事新型機載機電系統(tǒng)嵌入式智能控制、機電系統(tǒng)綜合仿真與評估技術(shù)方向的研究。