石立國++侯鴻杰++王竹剛++熊蔚明

摘 要： 實現(xiàn)高階FIR濾波器時，在降低FPGA硬件資源占用方面，分布式算法和多相分解技術(shù)應(yīng)用廣泛。詳細介紹了分布式算法和多相分解技術(shù)的原理，并結(jié)合FPGA的特點提出了適用于高階FIR濾波器的新算法，解決了分布式算法實現(xiàn)高階FIR濾波器查找表過大的問題，提高了硬件資源的利用率。推導(dǎo)了基于分布式算法和多相分解技術(shù)的實現(xiàn)原理，通過ISE實現(xiàn)并驗證了該算法的高效性。最后，給出了濾波器性能隨濾波器系數(shù)量化位寬變化的關(guān)系。

關(guān)鍵詞： FIR濾波器； FPGA； 分布式算法； 多相分解

中圖分類號： TN713+.7?34 文獻標識碼： A 文章編號： 1004?373X（2016）23?0068?04

Design of polyphase decimation filter based on distributed algorithm

SHI Liguo1， 2， HOU Hongjie1， 2， WANG Zhugang1， XIONG Weiming1

（1. National Space Science Center， Chinese Academy of Sciences， Beijing 100190， China； 2. University of Chinese Academy of Sciences， Beijing 100190， China）

Abstract： The distributed algorithm and polyphase decomposition technology are widely used to implement the high?order FIR filter and reduce the occupancy of FPGA hardware resource. The principles of the distributed algorithm and polyphase decomposition technology are introduced in detail. In combination with the characteristics of FPGA， a new algorithm suitable for high?order FIR filter is proposed， which can solve the problem that the distributed algorithm is adopted to realize the oversize high?order FIR filter lookup table， and improve the utilization of hardware resource. The implementation principles based on the distributed algorithm and polyphase decomposition technology are deduced. The high efficiency of this algorithm was realized and verified by ISE. The relationship of variation of the filter performance with the width of the filter coefficient quantization bit is given.

0 引 言

從20世紀末期開始，小衛(wèi)星以編隊飛行的方式完成復(fù)雜的空間探測任務(wù)成為了熱點。小衛(wèi)星具有重量輕、體積小、功耗低、成本低、研制周期短等優(yōu)點[1]，但也有相應(yīng)的不足之處，例如受重量、體積、功耗的限制，其性能也大大降低。星載的數(shù)字信號處理IC也只能應(yīng)用低功耗的系列，例如Xilinx公司的Spartan 6，其片上資源尤其是DSP資源非常有限。因此，在片上數(shù)字信號處理的算法中，要盡量減少硬件電路規(guī)模，節(jié)省FPGA硬件資源，以達到低功耗的要求。

FIR數(shù)字匹配濾波器在信號解調(diào)、信號檢測和時延估計中有著優(yōu)異的性能，并得到了廣泛的應(yīng)用[2]。但隨著階數(shù)的提高，F(xiàn)IR數(shù)字濾波器占用的資源越來越多[3]。由于大量的乘法存在，在低功耗FPGA中實現(xiàn)高階FIR數(shù)字濾波器十分困難，為解決這一問題，通常的實現(xiàn)方式有兩種：一是采用多相分解的方式“降低”濾波器的階數(shù)[4?5]；二是采用分布式算法實現(xiàn)乘法操作[6?7]。本文提出了數(shù)字濾波器的多相實現(xiàn)結(jié)構(gòu)與分布式算法相結(jié)合的方法，在實現(xiàn)具有相同階數(shù)的FIR數(shù)字濾波器時，盡可能地減少硬件資源的占用。

1 分布式算法

分布式算法[7]（Distributed Arithmetic，DA）于1973年由Croisier提出，是一種專門針對乘加運算的重要的FPGA技術(shù)，而FIR濾波器是一個標準的乘加運算。采用分布式算法實現(xiàn)FIR濾波器可以顯著地減小硬件電路規(guī)模，十分方便的實現(xiàn)流水線處理，提高電路的運算速度。分布式算法在完成乘加運算功能時，將所有輸入數(shù)據(jù)的每一對應(yīng)位進行濾波器系數(shù)的預(yù)先累加形成的部分積利用LUT存儲起來，然后對每一個部分積進行移位累加，從而得到最終乘加結(jié)果。

假設(shè)某[N]階FIR濾波器的表達式為：

4 結(jié) 語

本文利用FIR濾波器的分布式算法和多相分解技術(shù)提出了一種高效的高階FIR濾波器FPGA實現(xiàn)結(jié)構(gòu)。采用這一算法設(shè)計的濾波器可以節(jié)省大量FPGA硬件資源，并解決了高階FIR濾波器分布式算法實現(xiàn)時查找表過大的問題。給出了并行結(jié)構(gòu)、多相結(jié)構(gòu)和基于分布式算法的多相結(jié)構(gòu)的資源占用對比，通過Xilinx SP605開發(fā)板驗證了這一算法的可行性和高效性?；诜植际剿惴ǖ亩嘞嘟Y(jié)構(gòu)實現(xiàn)的FIR濾波器帶外抑制性能與濾波器系數(shù)量化位寬成正比，當(dāng)濾波器系數(shù)量化位寬為10 b時，帶外抑制大于50 dB；量化位寬為12 b時，帶外抑制大于70 dB。

參考文獻

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Keywords： FIR filter； FPGA； distributed algorithm； polyphase decomposition