王 巍，鄭立評*，朱建杰，趙家豐

（1.軍械工程學院地炮教研室，石家莊050003；2.軍械工程學院火箭炮教研室，石家莊050003）

基于CPLD的光柵信號解碼與仿真分析*

王 巍1，鄭立評1*，朱建杰1，趙家豐2

（1.軍械工程學院地炮教研室，石家莊050003；2.軍械工程學院火箭炮教研室，石家莊050003）

運用可編程邏輯器件，設計了光柵信號的解碼方案，針對信號轉向計數(shù)缺失的問題，提出了一種二次計數(shù)的修正方法，并進行了仿真驗證與分析。首先簡述了光柵信號的運動特征；其次根據(jù)光柵信號的變化特點，采用硬件描述語言編程（Verilog）的方法，設計了信號邏輯處理電路，包括細分辨向電路、轉向識別電路與雙向計數(shù)電路；最后通過仿真驗證了該方案的可行性，并具體分析了解碼速率。仿真結果表明，該方案實現(xiàn)了光柵信號的細分辨向與轉向修正，最終計數(shù)值準確可靠，解碼速度快，達到了設計目的。

可編程邏輯器件；光柵信號；解碼；計數(shù)修正；仿真

光柵測量是一種幾何測量技術，具有測量范圍廣、測量精度高的特點，主要用于線位移和角位移的測量，在機床加工、建筑測量等工程領域應用極廣［1-2］。光柵信號作為光柵測量的物理媒介，其解碼技術是實現(xiàn)測量的關鍵，很大程度上決定了系統(tǒng)的測量精度。

目前光柵信號主要有兩種解碼方式：硬件解碼和軟件解碼［3］。硬件解碼多采用設計硬件電路的方法，通過多個電路模塊分別完成光柵信號的細分辨向和計數(shù)，這種方法解碼速度快，但是電路元件眾多，功耗大；或者采用定制的專用解碼芯片，這種方法集成度高，抗干擾，但是成本較高，而且功能單一。軟件解碼利用單片機等微處理器，通過軟件程序實現(xiàn)信號的細分辨向，這種方法設計簡單，但是受限于單片機的處理速度，信號解碼速度相對較慢［4］。為解決上述問題，本文以 Altera公司的EPM240型可編程邏輯器件 CPLD（Complex Programmable Logic Device）設計了一種光柵信號解碼方案，并提出二次計數(shù)的修正方法，糾正了測量時信號轉向的計數(shù)誤差，使測量結果更加準確，方案具有可靠性強，功耗低，解碼速度快，便于調試升級的特點。

1 光柵信號運動特征

1.1 光柵信號波形

光柵信號由光柵傳感器經(jīng)光電轉換產生，通常為兩路相位相差90°的弦波信號［5-6］，如圖1（a）所示。弦波信號經(jīng)過放大濾波與整形處理，得到數(shù)字光柵信號，如圖1（b）所示。

數(shù)字光柵信號表現(xiàn)為方波，具有高低電平的數(shù)字特點，能夠直接輸入數(shù)字系統(tǒng)，便于解碼處理。

圖1 光柵信號波形

1.2 光柵信號細分辨向原理

光柵信號在一個周期內共有四種不同的電平狀態(tài)，并且每種電平狀態(tài)均保持T/4（周期），如圖2所示。以1表示高電平，0表示低電平，則信號A、B的電平狀態(tài)可表示為：（AB）10、11、01、00，這樣便將一個光柵信號周期等分成四個電平狀態(tài)周期，實現(xiàn)了信號的四倍細分。

圖2 光柵信號運動波形

光柵信號有兩種運動狀態(tài)：正向運動和反向運動。圖2中，正向運動時，信號A的上升沿及下降沿均比信號B超前T/4，兩信號電平變化順序為為：（AB）00-10-11-01；反向運動時，信號A的上升沿及下降沿均比信號B滯后T/4，兩信號電平變化順序為：（AB）00-01-11-10；根據(jù)以上電平變化規(guī)律，可辨別光柵信號的運動方向。

2 解碼方案總體設計

設計利用CPLD電路可編程的特點，借助Verilog HDL硬件描述語言，在CPLD內部生成數(shù)字解碼電路［7］。光柵信號通過I/O引腳進入其內部邏輯電路，完成細分辨向與計數(shù)處理。

方案選用EPM240T100I5芯片，其引腳功耗與成本為目前CPLD器件中最低水平，并且支持高達300 MHz的時鐘頻率，含有240個邏輯單元，滿足光柵信號解碼設計要求［8］。CPLD解碼電路由細分辨向電路、轉向識別電路和雙向計數(shù)電路組成，最終光柵計數(shù)值存在計數(shù)寄存器中［9-10］，結構如圖3所示。圖3中，rst為復位信號，低電平有效；clk為時鐘信號；A、B為數(shù)字光柵信號。

圖3 解碼電路結構

3 CPLD電路編程

設計以 QuartusⅡ為開發(fā)平臺，采用 Verilog HDL進行編程。根據(jù)數(shù)字光柵信號的運動特征，設計了細分辨向，轉向識別與信號計數(shù)三個處理模塊，各電路模塊均以上升沿時鐘信號和下降沿復位信號為觸發(fā)條件，并行執(zhí)行程序。

3.1 細分辨向電路

設置變量temp和temp1，temp1在每個時鐘信號的上升沿讀取光柵信號A、B電平狀態(tài)，temp在每個時鐘信號的上升沿讀取temp1值，則temp1與temp分別表示前后兩個時鐘周期時光柵信號的電平狀態(tài)。比較temp與temp1的值，即可根據(jù)圖2中電平變化規(guī)律判斷光柵信號的運動方向。判斷流程如圖4所示。

圖4 信號辨向流程（temp=10）

圖4中，變量flag1與變量flag2分別表示信號正向與反向運動標志位，當判斷信號為正向運動時，flag1置1，并保持一個時鐘周期；當判斷信號為反向運動時，flag2置1，并保持一個時鐘周期；其余狀態(tài)下，flag1與flag2均為零值。

3.2 轉向識別電路

光柵信號在正向或反向運動期間，其電平狀態(tài)按圖2中規(guī)律穩(wěn)定變化，但當信號發(fā)生轉向時，其電平狀態(tài)則遵循轉向特征變化規(guī)律，表1列出了信號轉向的電平特征。

表1 信號轉向電平規(guī)律

如表1所示，信號轉向時，其電平狀態(tài)以轉向時刻為界，與轉向前電平狀態(tài)成對稱規(guī)律變化，并在轉向時刻前后的兩個相鄰T/4內出現(xiàn)相同狀態(tài)值，如00、10等。在辨向計數(shù)時，若根據(jù)圖2中規(guī)律判斷計數(shù)，則將忽略掉轉向后第一個T/4的光柵位移，導致缺失一次計數(shù)。為使后續(xù)計數(shù)模塊能夠準確轉向計數(shù)，在轉向識別模塊中設置轉向標志變量，根據(jù)轉向標志變量的狀態(tài)值判斷轉向是否發(fā)生。判斷流程如圖5所示。

圖5 轉向識別流程

圖5中共有5個變量：turn1，turn2，turn，turn_r，turn_de。當信號為正向時，turn1置1，turn2置0；當信號反向時，turn1置0，turn2置1。turn與turn_r均為2 bit（位）變量，分別讀取當前時鐘下的turn1、turn2值與前一時鐘下的turn值。turn_de作為信號轉向標志變量，由turn_r和turn經(jīng)過取反與操作取得，在信號運動穩(wěn)定期間，turn_de保持狀態(tài)值00，而在信號發(fā)生轉向時，turn_de置為10（正—反）或01（反—正），并保持一個時鐘周期。

3.3 信號計數(shù)電路

計數(shù)模塊中設有正向計數(shù)寄存器num1與反向計數(shù)寄存器num2，分別記錄光柵信號正向與反向運動時的電平變化次數(shù)，最終的光柵計數(shù)值取兩者之差，存在寄存器num中［11］。

計數(shù)包括定向計數(shù)與轉向計數(shù)。光柵信號運動方向確定時，由方向標志變量flag1與flag2值確定寄存器num1和num2是否做加1計數(shù)。光柵信號發(fā)生轉向，即變量turn_de置位時，根據(jù)轉向識別模塊中的分析，為準確計入轉向后第一個T/4的位移量，這里采用二次計數(shù)的修正方法：在讀取到轉向后第一次信號電平變化，即第二個T/4時，將第一個T/4的光柵位移量在此累積，進行連續(xù)兩次計數(shù)（包含定向計數(shù)一次）。若turn_de值為10，表示信號由正向轉向反向運動，num1加1計數(shù)；若turn_de值為01，表示信號由反向轉向正向運動，num2加1計數(shù)。計數(shù)判斷流程如圖6所示。

圖6 計數(shù)流程

4 仿真分析

QuartusⅡ9.0內置仿真單元，支持功能仿真和時序仿真，可對解碼程序的邏輯功能進行驗證，并結合器件延時信息仿真實際的運行情況［12］。

4.1 輸入仿真信號波形

仿真信號波形如圖7所示，其中，復位信號rst、時鐘信號clk以及光柵信號A、B為輸入信號，temp1、temp、flag、flag1等寄存器變量為輸出信號，仿真時間設為2 μs。

圖7 輸入信號波形

圖7中，clk周期為10 ns（100 MHz）；t=0 ns至t=100 ns期間，rst為低電平，t=200 ns至t=2 μs期間，rst為高電平；信號A、B周期為200 ns（5 MHz），t=0 ns至t=900 ns期間正向運動，t=900 ns至t=1.4 μs期間反向運動，t=1.4 μs至t=1.9 μs期間正向運動，t=1.9 μs至t=2 μs期間為高阻態(tài)。

4.2 功能仿真

為驗證理想情況下解碼程序的邏輯功能，首先進行功能仿真，結果如圖8所示。

圖8中，光柵信號正向運動時，標志變量flag1隨著光柵信號狀態(tài)的改變，產生一個時鐘周期的高電平脈沖，計數(shù)值num加1；光柵信號反向運動時，標志變量flag2同樣隨著光柵信號狀態(tài)改變，產生一個時鐘周期高電平脈沖，計數(shù)值num減1；在t= 900 ns與t=1.4 μs時，信號發(fā)生轉向，轉向標志變量turn_de在轉向后的第二個T/4內狀態(tài)值分別置為10和01，計數(shù)值num相應再次做減1與加1修正計數(shù)。上述num值相對信號狀態(tài)改變時刻均滯后2個時鐘周期，并與信號變化規(guī)律保持一致，驗證了該方案對光柵信號辨向計數(shù)的邏輯正確性。

圖8 功能仿真波形

4.3 時序仿真

時序仿真綜合了CPLD布線后器件內模塊和連線間的延時信息，仿真精度高，接近器件的實際運行特性。時序仿真結果如圖9所示。

圖9 時序仿真波形

與功能仿真相比，時序仿真中各輸出變量均出現(xiàn)了一定的時間延遲，其中計數(shù)值num相對信號A、B狀態(tài)變化延遲大約4個時鐘周期，但仍與光柵信號保持相互對應關系，計數(shù)規(guī)律符合實際位移變化。在t=1.9 μs時，光柵信號停止，最終光柵計數(shù)值在延遲4個時鐘周期后穩(wěn)定。仿真結果說明，在考慮時間延遲后，該解碼方案計數(shù)值仍準確可靠。

5 解碼速率分析

解碼速率指在固定的工作時鐘頻率下，方案所能解碼光柵信號的最大頻率。在保證計數(shù)值不丟數(shù)的情況下，計數(shù)值保持時間最短時，解碼的信號頻率最高［13］。計數(shù)值保持時間與信號狀態(tài)保持時間有如下關系：

式中，T為光柵信號A、B周期，T/4為信號狀態(tài)保持時間，thold為計數(shù)值保持時間。

由于解碼方案的最小時間周期為1個時鐘周期，計數(shù)值保持時間應滿足如下條件：

式中，Tclk為時鐘周期。

前述仿真試驗中，計數(shù)值保持時間與光柵信號狀態(tài)保持時間均為5個時鐘周期，對于解碼更高頻信號有一定空間?？紤]信號轉向時存在兩個計數(shù)周期分別為Tclk與4Tclk的特殊情況，為保證計數(shù)完整，擬將計數(shù)周期縮短至2Tclk，即：

此時光柵信號周期應為：

編輯輸入信號A、B，再次時序仿真，結果如圖10（a）、圖10（b）所示。

圖10 時序仿真波形（thold=2Tclk）

仿真結果顯示，信號運動方向穩(wěn)定時，光柵計數(shù)周期為2Tclk；轉向時，兩次計數(shù)周期均為Tclk，計數(shù)規(guī)律符合實際位移變化，此時光柵信號頻率為：

若進一步縮短計數(shù)保持值時間，擬縮短至Tclk，即：

再次編輯輸入信號A、B，運行時序仿真，結果如圖11所示。

圖11 時序仿真波形（thold=Tclk）

仿真結果顯示，信號運動方向穩(wěn)定時，光柵計數(shù)周期為Tclk，計數(shù)準確；轉向時，在t=630 ns與t= 930 ns時刻，由于Tclk不能滿足兩次計數(shù)的時間要求，造成計數(shù)值num分別丟失一次減1與加1計數(shù)。此時光柵信號頻率為：

此次仿真中，信號轉向時發(fā)生了丟數(shù)現(xiàn)象，但最終光柵計數(shù)值仍與實際位移量一致，原因是信號A、B發(fā)生兩次轉向，剛好抵消了兩次加1與減1的計數(shù)誤差，使得最終結果與實際相符。由此分析：在修正計數(shù)時間周期不滿足時，若信號運動過程中轉向次數(shù)為偶數(shù)次，則轉向計數(shù)誤差能夠相互抵消，最終計數(shù)值正確；若轉向次數(shù)為奇數(shù)次，則部分轉向計數(shù)誤差可相互抵消，最終計數(shù)值會存在+1或-1的偏差。

經(jīng)上述仿真分析可知，方案最高可解碼頻率為12.5 MHz的光柵信號，當信號超過此頻率，則會造成計數(shù)丟失。

6 結論

本文設計的光柵信號解碼方案，采用轉向二次計數(shù)的修正方法，解決了信號轉向時計數(shù)缺失的問題。方案根據(jù)CPLD電路可編程原理，將信號解碼電路全部集成在芯片內部，方便調試維護，并且功耗低、抗干擾。在方案驗證時，考慮到實際測量中的光柵計數(shù)值較大，為避免引入外界誤差干擾，影響數(shù)據(jù)分析，采用仿真的方式驗證了二次計數(shù)修正方法的有效性。文中最后根據(jù)修正計數(shù)的時間要求，計算了該方案的最大解碼速率，并分析了在修正計數(shù)周期不滿足的情況下，光柵計數(shù)值與實際位移量的偏差，為理論分析和工程測量提供了一定參考。

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王 ?。?993-），男，碩士研究生，主要研究方向為傳感器與電子技術，675654783@qq.com；

鄭立評（1963-），男，教授，博士，主要研究方向為半導體與微電子技術，13191885181@163.com。

Decoding and Simulation Analysis of Grating Signal Based on CPLD*

WANG Wei1，ZHENG Liping1*，ZHU Jianjie1，ZHAO Jiafeng2
（1.Artillery Room，Ordnance Engineering College，Shijiazhuang050003，China；2.Rocket artillery room，Ordnance Engineering College，Shijiazhuang050003，China）

Applying complex programmable logic device，a kind of decoding programme for grating signal was designed，as for question about signal counting lost while turning，a kind of correctional method of counting twice was presented，and the method was finally verified by simulation experiment.Firstly，The movement characteristic of grating signal was described.Then the Complex Programmable Logic Device（CPLD）signal processing logic circuits were designed using Verilog HDL，according to the property of grating signal，including module of discerning direction with subdivision、turning identification and two-way counting.Lastly，the simulation authenticated the programme feasibility and concretely analysed decoding rate.The results showed that the programme actualized signal subdivision and redress，decoding fast with reliable counter number，and achieved design destination.

Complex Programmable Logic Device（CPLD）；grating signal；decoding；counter correction；simulation

TP368

A

1004-1699（2016）12-1869-06

??7230

10.3969/j.issn.1004-1699.2016.12.015

項目來源：國家自然科學基金項目（51575523）

2016-05-18修改日期：2016-06-27