甘應(yīng)賢, 易茂祥, 張 林, 袁 野, 歐陽(yáng)一鳴, 梁華國(guó)

(1.合肥工業(yè)大學(xué) 電子科學(xué)與應(yīng)用物理學(xué)院,安徽 合肥 230009; 2.合肥工業(yè)大學(xué) 計(jì)算機(jī)與信息學(xué)院,安徽 合肥 230009)

協(xié)同緩解PBTI和HCI老化效應(yīng)的輸入重排方法

甘應(yīng)賢1, 易茂祥1, 張 林1, 袁 野1, 歐陽(yáng)一鳴2, 梁華國(guó)1

(1.合肥工業(yè)大學(xué) 電子科學(xué)與應(yīng)用物理學(xué)院,安徽 合肥 230009; 2.合肥工業(yè)大學(xué) 計(jì)算機(jī)與信息學(xué)院,安徽 合肥 230009)

文章考慮了晶體管堆疊效應(yīng)對(duì)串聯(lián)晶體管的信號(hào)占空比和開(kāi)關(guān)概率的影響,提出了一種更精確的正偏置溫度不穩(wěn)定性(positive bias temperature instability,PBTI)和熱載流子注入(hot carrier injection,HCI)效應(yīng)的老化模型,并引入綜合考慮信號(hào)占空比和開(kāi)關(guān)概率的W值,根據(jù)W值的大小對(duì)輸入信號(hào)重排序,以減小PBTI和HCI效應(yīng)引起的電路老化。結(jié)果表明：與Hspice仿真結(jié)果相比,原有模型的平均誤差為3.9%,而文中所提模型的平均誤差能減小到1.4%；利用W值排序法進(jìn)行晶體管輸入信號(hào)重排序,邏輯門的壽命平均提高11.7%。

晶體管老化;正偏置溫度不穩(wěn)定性(PBTI);熱載流子注入(HCI)效應(yīng);堆疊效應(yīng);占空比;開(kāi)關(guān)概率

隨著互補(bǔ)金屬氧化物半導(dǎo)體(complementary metal oxide semiconductor,CMOS)器件工藝尺寸的不斷減小,晶體管老化成為影響電路工作壽命的主要原因。當(dāng)器件工藝尺寸減小到45 nm以下時(shí),高K柵介質(zhì)材料將逐漸替代傳統(tǒng)的SiO2來(lái)滿足低柵漏電流和低功耗的要求。然而高K材料的使用會(huì)使正偏置溫度不穩(wěn)定性(positive bias temperature instability,PBTI)和熱載流子注入(hot carrier injection,HCI)效應(yīng)對(duì)N型金屬-氧化物-半導(dǎo)體(N-metal-oxide-semiconductor，NMOS)晶體管的影響更加嚴(yán)重[1-2]。PBTI效應(yīng)發(fā)生在NMOS管柵極處于正偏置(Vgs=Vdd)時(shí),HCI效應(yīng)發(fā)生在NMOS管輸入信號(hào)經(jīng)歷高低電平轉(zhuǎn)換的過(guò)程中,這2種老化效應(yīng)都會(huì)引起晶體管閾值電壓升高和邏輯門延遲增加。使用高K材料,在45 nm工藝尺寸以下時(shí),PBTI和HCI效應(yīng)成為引起晶體管老化的主導(dǎo)因素,最終導(dǎo)致電路發(fā)生時(shí)序違規(guī),功能失效[3]。

在緩解針對(duì)PMOS管的負(fù)偏壓溫度不穩(wěn)定性(negative bias temperature instability，NBTI)效應(yīng)上,許多學(xué)者提出了各種防護(hù)和補(bǔ)償方案,例如輸入矢量控制(input vector control,IVC)、內(nèi)部節(jié)點(diǎn)控制(internal node control,INC)、門尺寸調(diào)整、傳輸門技術(shù)以及門替換方法等抗老化技術(shù)[4-8],但是這些抗老化技術(shù)會(huì)給電路帶來(lái)額外的面積和功耗開(kāi)銷。文獻(xiàn)[9]提出了邏輯重構(gòu)和引腳重排技術(shù),減小了電路老化,并且不會(huì)帶來(lái)額外的面積開(kāi)銷,但是沒(méi)有考慮NMOS管上的老化效應(yīng)。針對(duì)PBTI和HCI效應(yīng)的研究,文獻(xiàn)[3]提出了PBTI效應(yīng)對(duì)NMOS管的老化影響,文獻(xiàn)[10]研究了影響HCI老化效應(yīng)的幾種因素,然而在緩解HCI效應(yīng)引起的電路老化時(shí),有可能會(huì)增大PBTI效應(yīng),所以協(xié)同考慮這2種老化效應(yīng)引起的電路時(shí)延非常重要。另外,上述文獻(xiàn)所用的老化模型沒(méi)有考慮串聯(lián)NMOS管堆疊對(duì)PBTI和HCI效應(yīng)的影響,在一定程度上缺乏準(zhǔn)確性,因此模型仍需改進(jìn)。為了解決以上問(wèn)題,本文通過(guò)研究串聯(lián)NMOS管堆疊對(duì)PBTI和HCI效應(yīng)的影響,對(duì)這2種效應(yīng)的老化模型進(jìn)行改進(jìn),使模型更加精確?；谌碌哪Ｐ?本文提出了一種協(xié)同考慮PBTI和HCI效應(yīng)的W值輸入信號(hào)重排序法來(lái)緩解電路老化，該方法在保證邏輯門正常邏輯輸出的前提下,使得晶體管因PBTI和HCI效應(yīng)引起的老化盡可能地減小,并且不會(huì)帶來(lái)額外的面積開(kāi)銷。

1 PBTI和HCI效應(yīng)老化模型

1.1 PBTI和HCI效應(yīng)老化模型

PBTI和HCI老化效應(yīng)主要作用于NMOS晶體管。PBTI效應(yīng)可以分為偏置和恢復(fù)2個(gè)階段,當(dāng)NMOS管的柵極施加為高電壓時(shí),晶體管處于受壓模式,晶體管閾值電壓上升；相反,當(dāng)NMOS管的柵極施加低電壓時(shí),晶體管處于恢復(fù)模式,閾值電壓得到部分恢復(fù)。文獻(xiàn)[1]提出了典型的PBTI效應(yīng)引起的NMOS管閾值電壓變化模型,即

(1)

其中,Vgs為NMOS管的柵源電壓;A、β、n為常數(shù);k為玻爾茲曼常數(shù)；T為溫度;Ea為激活能;α為輸入信號(hào)占空比,表示信號(hào)高電平時(shí)間占總時(shí)間的比值。

當(dāng)NMOS管的表面形成溝道時(shí),載流子會(huì)在漏極電壓的作用下,由源端向漏端加速運(yùn)動(dòng),并且大部分載流子會(huì)在漏極附近發(fā)生晶格碰撞,激發(fā)出電子-空穴對(duì),并被氧化層陷阱俘獲,引起閾值電壓漂移。這就是熱載流子注入效應(yīng)。

反相器BTI和HCI效應(yīng)受壓情形如圖1所示。因?yàn)闊彷d流子只產(chǎn)生于晶體管開(kāi)關(guān)的瞬間,所以晶體管輸入信號(hào)由高到低轉(zhuǎn)換經(jīng)歷的時(shí)間越長(zhǎng),越容易產(chǎn)生熱載流子效應(yīng)。

圖1 反相器BTI和HCI效應(yīng)受壓情形

文獻(xiàn)[11]提出了HCI效應(yīng)引起的閾值電壓的變化與時(shí)鐘頻率f、工作時(shí)間t、開(kāi)關(guān)概率γ(晶體管信號(hào)發(fā)生高低電平轉(zhuǎn)換的時(shí)間與總的時(shí)鐘周期的比值)的關(guān)系,并建立如下模型:

(2)

其中,AH、E1為常數(shù);Ea為激活能;k為玻爾茲曼常數(shù);T為溫度;Vth為晶體管的閾值電壓。

1.2 晶體管堆疊對(duì)PBTI和HCI效應(yīng)的影響

當(dāng)多個(gè)NMOS管串聯(lián)并導(dǎo)通時(shí),由于晶體管本身存在電阻,底端的NMOS管會(huì)占據(jù)一部分電壓,這樣會(huì)增大上方NMOS管的源電壓,使得晶體管的柵源電壓減小。晶體管堆疊效應(yīng)對(duì)信號(hào)占空比的影響如圖2所示。當(dāng)與非門的2個(gè)NMOS管都導(dǎo)通時(shí),N1的源電壓不再為0,柵源電壓會(huì)小于Vdd，這就是晶體管的堆疊效應(yīng)[12]。

因?yàn)镻BTI和HCI效應(yīng)主要影響NMOS晶體管,對(duì)PMOS晶體管的影響可以忽略,并且通過(guò)(1)式和(2)式可以看出,影響PBTI和HCI效應(yīng)大小的主要因素分別為信號(hào)占空比α和開(kāi)關(guān)概率γ,所以對(duì)于簡(jiǎn)單的邏輯門,本文以與非門的下拉網(wǎng)絡(luò)為例,分析堆疊效應(yīng)對(duì)PBTI和HCI效應(yīng)的影響。

圖2a所示為2輸入與非門。通過(guò)分析圖2b可知,只有當(dāng)2個(gè)NMOS管都打開(kāi)時(shí),晶體管N1才處于受壓狀態(tài),也就是說(shuō)晶體管所處的狀態(tài)(受壓或恢復(fù))不僅依賴于該晶體管本身的輸入信號(hào)值,還與其上下晶體管的狀態(tài)有關(guān)。為了準(zhǔn)確地分析晶體管閾值電壓的變化,需要計(jì)算信號(hào)的有效占空比,也就是真正引起PBTI效應(yīng)的α值(見(jiàn)圖2c)。同理,只有當(dāng)N2打開(kāi)時(shí),N1晶體管輸入信號(hào)由高電平到低電平的轉(zhuǎn)換才會(huì)發(fā)生HCI效應(yīng)。N1和N2的有效開(kāi)關(guān)概率為:

(3)

(4)

圖2 晶體管堆疊效應(yīng)對(duì)信號(hào)占空比的影響

1.3 PBTI和HCI效應(yīng)的模型改進(jìn)

對(duì)于復(fù)雜的邏輯門,下拉網(wǎng)絡(luò)會(huì)出現(xiàn)NMOS管串聯(lián)與并聯(lián)的混合情形,此時(shí)可以對(duì)晶體管串并聯(lián)情形進(jìn)行等效轉(zhuǎn)換[13],以下為具體步驟。

對(duì)于下拉網(wǎng)絡(luò)中出現(xiàn)NMOS管并聯(lián)的情形,本文以O(shè)AI門為例進(jìn)行分析,OAI-223門及其簡(jiǎn)化結(jié)構(gòu)如圖3所示。

圖3 OAI-223門及其簡(jiǎn)化結(jié)構(gòu)

圖3a下拉網(wǎng)絡(luò)中的并聯(lián)NMOS管可以轉(zhuǎn)換為圖3b中NMOS管串聯(lián)的狀態(tài),給定信號(hào)x1到x7的占空比和開(kāi)關(guān)概率,可以推導(dǎo)出信號(hào)A的等效占空比和等效開(kāi)關(guān)概率,即

(5)

(6)

復(fù)雜邏輯門及其簡(jiǎn)化結(jié)構(gòu)如圖4所示。對(duì)于圖4a的復(fù)雜門,晶體管N1和N2串聯(lián)后再和N3并聯(lián),圖4b和圖4c為復(fù)雜門的簡(jiǎn)化結(jié)構(gòu)。

圖4 復(fù)雜邏輯門及其簡(jiǎn)化結(jié)構(gòu)

同理,可以推導(dǎo)出信號(hào)A的等效占空比和等效開(kāi)關(guān)概率,即

(7)

(8)

通過(guò)以上分析可知,對(duì)于復(fù)雜邏輯門,為了獲取邏輯門的老化情況,需要計(jì)算等效轉(zhuǎn)換后每個(gè)NMOS管的有效占空比αeff和有效開(kāi)關(guān)概率γeff,具體的計(jì)算流程如圖5所示。

圖5 下拉網(wǎng)絡(luò)中NMOS受壓與否分析流程

由圖5可以看出,將邏輯門的下拉網(wǎng)絡(luò)轉(zhuǎn)換為NMOS管串聯(lián)的形式(晶體管Tj是由Ni與其他幾個(gè)NMOS管等效轉(zhuǎn)換而成),等效轉(zhuǎn)換后,當(dāng)Tj和Tj下方所有的NMOS管都打開(kāi),或者Tj上方和下方都存在NMOS管關(guān)閉時(shí),晶體管Tj處于受壓狀態(tài),否則Tj處于恢復(fù)狀態(tài)。通過(guò)以上分析,本文推導(dǎo)出NMOS管Tj輸入信號(hào)的有效占空比和有效開(kāi)關(guān)概率,即

(9)

(10)

將(9)式和(10)式的輸入信號(hào)有效占空比和有效開(kāi)關(guān)概率替換(1)式和(2)式中的α和γ,可以得到考慮串聯(lián)NMOS管堆疊效應(yīng)的PBTI和HCI效應(yīng)的新模型,即

(11)

(12)

由閾值電壓的變化可以得到門的老化延遲。文獻(xiàn)[14]給出了由于ΔVth導(dǎo)致時(shí)延變化的計(jì)算公式,即

(13)

其中,dint(ν)為門的固有時(shí)延值;θ為1.5；Vth0為晶體管的初始閾值電壓值;Vgs為柵源電壓。

2 輸入信號(hào)重排序抗老化方案

由于晶體管的堆疊效應(yīng),晶體管的老化程度與其在邏輯門中所處的位置有關(guān)。因此可以在不改變門的邏輯功能的前提下,利用輸入信號(hào)重排序的方法減小PBTI和HCI效應(yīng)帶來(lái)的老化。因?yàn)?種老化效應(yīng)主要影響NMOS管,所以本文只研究串聯(lián)NMOS管輸入引腳的重新排序。

2.1 輸入信號(hào)重排序減小PBTI和HCI效應(yīng)

因?yàn)橛绊慛MOS管PBTI效應(yīng)的主要因素為輸入信號(hào)的占空比,而且與非門下拉網(wǎng)絡(luò)中最底端的NMOS管最容易受到PBTI效應(yīng)的影響,所以本文根據(jù)占空比的大小,研究利用輸入信號(hào)重新排序的方法來(lái)減小PBTI效應(yīng)引起的老化。

3輸入與非門(3-NAND)產(chǎn)生的最小老化信號(hào)排序如圖6所示。

(1) 將N輸入邏輯門的下拉網(wǎng)絡(luò)等效轉(zhuǎn)換為與非門的NMOS管串聯(lián)的形式。

(2) 將占空比較大的輸入信號(hào)放在靠近輸出端的位置,占空比較小的輸入信號(hào)放在靠近接地端的位置，如圖6a所示。

(3) 計(jì)算每個(gè)晶體管輸入信號(hào)的有效占空比,并找到產(chǎn)生最小[αeff(Ni)]max的輸入信號(hào)排序情形。

由HCI效應(yīng)的老化模型可以看出,影響HCI效應(yīng)的主要因素為輸入信號(hào)的開(kāi)關(guān)概率,而且與非門下拉網(wǎng)絡(luò)中最頂端的NMOS管最容易受到HCI效應(yīng)的影響,因此本文根據(jù)開(kāi)關(guān)概率大小,研究利用輸入信號(hào)重新排序的方法來(lái)減小HCI效應(yīng)引起的老化。

(1) 將N輸入邏輯門的下拉網(wǎng)絡(luò)等效轉(zhuǎn)換為與非門的NMOS管串聯(lián)的形式。

(2) 將開(kāi)關(guān)概率較小的輸入信號(hào)放在靠近輸出端的位置,開(kāi)關(guān)概率較大的輸入信號(hào)放在靠近接地端的位置，如圖6b所示。

(3) 計(jì)算每個(gè)晶體管輸入信號(hào)的有效開(kāi)關(guān)概率,并找到產(chǎn)生最小[γeff(Ni)]max的輸入信號(hào)排序情形。

(a) PBTI效應(yīng)最小 (b) HCI效應(yīng)最小

2.2 協(xié)同減小PBTI和HCI效應(yīng)引起的老化

對(duì)于串聯(lián)NMOS管,輸入信號(hào)占空比的大小從上至下依次減小時(shí),PBTI效應(yīng)引起的晶體管老化最小;而輸入信號(hào)開(kāi)關(guān)概率的大小從上至下依次增大時(shí),HCI效應(yīng)引起的晶體管老化達(dá)到最小值;對(duì)于PBTI和HCI效應(yīng)的協(xié)同優(yōu)化,需要找到一個(gè)最優(yōu)的輸入信號(hào)排序,最大限度地減小2種效應(yīng)引起的老化。因此本文提出一種新的排序規(guī)則來(lái)實(shí)現(xiàn)這一目標(biāo),即W值排序法。該方法綜合考慮PBTI和HCI效應(yīng),并定義W值為輸入信號(hào)占空比和開(kāi)關(guān)概率的比值,滿足協(xié)同考慮2種老化效應(yīng)的要求。

W值的計(jì)算公式為:

(14)

為了尋找產(chǎn)生最小老化的信號(hào)排序,對(duì)于串聯(lián)NMOS管,從上至下按W值的大小降序排列,當(dāng)相鄰兩信號(hào)的W值大小相差很小(相差百分比小于10%)時(shí),根據(jù)占空比α的大小確定信號(hào)順序，因?yàn)樵趯?shí)際工作環(huán)境中,2種老化效應(yīng)相比,PBTI效應(yīng)引起的老化是HCI效應(yīng)的2倍左右[11],所以PBTI和HCI效應(yīng)協(xié)同優(yōu)化的輸入信號(hào)重排序步驟如下:

(1) 將N輸入邏輯門的下拉網(wǎng)絡(luò)轉(zhuǎn)換為類似與非門的晶體管串聯(lián)的形式。

(2) 計(jì)算輸入信號(hào)的W值,信號(hào)從上到下按W值降序排列。

(3) 按W值的大小排序后,對(duì)于Wi和Wi+1值的大小相差百分比小于10%的兩相鄰信號(hào),需按占空比αi和αi+1的大小排列信號(hào),占空比大的放在上方。

3 實(shí)驗(yàn)及結(jié)果分析

3.1 模型的準(zhǔn)確性驗(yàn)證

在實(shí)驗(yàn)中,通過(guò)Hspice軟件仿真出3種不同的邏輯門在PBTI和HCI效應(yīng)的影響下,老化10 a后的時(shí)延,再與原有模型和本文模型的延遲計(jì)算值相比較,得到其中的差值,其中原有模型為不考慮晶體管堆疊效應(yīng)的PBTI和HCI效應(yīng)老化模型。實(shí)驗(yàn)條件為45 nm、32 nm 2個(gè)工藝尺寸,工作電壓為0.8 V,工作溫度為343 K,實(shí)驗(yàn)結(jié)果中dtest、dpre、dpro分別為Hspice仿真時(shí)延、原有模型和改進(jìn)模型計(jì)算時(shí)延。r和m為每種邏輯門經(jīng)過(guò)10 a的模型計(jì)算時(shí)延與Hspice軟件仿真時(shí)延的誤差,r為原有模型的誤差,m為本文模型的誤差,表達(dá)式為:

(15)

其中,dmodel為模型計(jì)算時(shí)延;dtest為仿真所得時(shí)延。

原有模型與本文改進(jìn)模型的準(zhǔn)確性比較見(jiàn)表1所列。由表1可以看出,本文提出的時(shí)延模型計(jì)算結(jié)果與Hspice的仿真結(jié)果較為吻合,3種不同的與非門在10 a的預(yù)測(cè)時(shí)間內(nèi),最大誤差為1.9%,最小誤差為0.7%,驗(yàn)證了本文考慮有效占空比和有效開(kāi)關(guān)概率推導(dǎo)時(shí)延模型的準(zhǔn)確性。

表1 原有模型與本文改進(jìn)模型的準(zhǔn)確性比較 10-11 s

3.2 輸入信號(hào)重排序方法抗老化結(jié)果

本文利用C++語(yǔ)言編寫計(jì)算程序,獲得邏輯門在不同輸入信號(hào)下的延時(shí)信息,實(shí)驗(yàn)所用邏輯門包括與非門和或與非門,輸入信號(hào)占空比在0.1～0.9內(nèi)選取,考慮到實(shí)際工作情況,信號(hào)的上升沿和下降沿時(shí)間不會(huì)太長(zhǎng),因此本文實(shí)驗(yàn)中開(kāi)關(guān)概率在0.1～0.3之間選取。隨機(jī)選取5組數(shù)組,計(jì)算時(shí)延減小的百分比,并求平均值。為了分析多輸入邏輯門信號(hào)重排序的優(yōu)化效果,本實(shí)驗(yàn)以O(shè)AI-223門為例,信號(hào)的選取為：

1組(0.8,0.1;0.7,0.14;0.7,0.16;0.6,

0.25;0.8,0.15;0.5,0.22;0.4,0.18)。

2組(0.6,0.12;0.5,0.14;0.4,0.10;0.7,

0.16;0.8,0.15;0.4,0.12;0.5,0.20)。

3組(0.6,0.12;0.5,0.10;0.7,0.14;0.3,

0.16;0.5,0.20;0.8,0.14;0.7,0.22)。

4組(0.6,0.15;0.2,0.18;0.6,0.24;0.5,

0.10;0.6,0.20;0.4,0.12;0.3,0.16)。

5組(0.8,0.30;0.6,0.24;0.5,0.12;0.4,

0.10;0.5,0.22;0.7,0.16;0.3,0.28)。

實(shí)驗(yàn)利用W值輸入信號(hào)重排序法實(shí)現(xiàn)了對(duì)PBTI和HCI效應(yīng)的協(xié)同優(yōu)化,并與窮舉法進(jìn)行比較,見(jiàn)表2、表3所列。窮舉法找尋最小延遲值是列舉出所有的輸入信號(hào)排列組合,仿真或計(jì)算該信號(hào)組合引起的晶體管時(shí)延,并找到產(chǎn)生最小老化的輸入信號(hào)排序。

表2中第2列和第3列為單一考慮PBTI或HCI效應(yīng)的邏輯門壽命提升值,第4列為協(xié)同優(yōu)化2種老化效應(yīng)的壽命提升值。complex gate為圖4所示的復(fù)雜門。

由表2可以看出,本文提出的W值信號(hào)重排序法可以有效地減小PBTI和HCI效應(yīng)帶來(lái)的老化,邏輯門壽命平均可以提高11.7%。由表3可以看出,本文方法找尋最優(yōu)信號(hào)排序,與窮舉法相比誤差很小,低于1%,準(zhǔn)確度雖然稍低,但是算法效率大幅度提高。

表2 W值輸入信號(hào)重排序法的壽命提升值 %

表3 W值輸入信號(hào)重排序與窮舉法結(jié)果比較 %

4 結(jié) 論

通過(guò)考慮串聯(lián)NMOS管的堆疊效應(yīng),本文提出了一種更加精確的PBTI和HCI效應(yīng)的老化模型,并提出利用W值排序法對(duì)輸入信號(hào)進(jìn)行重排序,不僅有效地緩解了電路老化,同時(shí)彌補(bǔ)了單一考慮2種老化效應(yīng)的不足。實(shí)驗(yàn)結(jié)果表明：基于晶體管堆疊效應(yīng)提出的模型與Hspice仿真的結(jié)果相比,平均誤差在1.4%左右；利用W值排序法進(jìn)行輸入信號(hào)重排序，所得的邏輯門壽命提升值與窮舉法的相比,誤差小于1%,對(duì)典型的門單元電路,壽命平均提高了11.7%,最高可達(dá)13.2%。

[1] IOANNOU D P,CARTIER E,WANG Y,et al.PBTI response to interfacial layer thickness variation in Hf-based HKMG nFETs[C]//IEEE International Reliability Physics Symposium.[S.l.]:IEEE,2010:1044-1048.

[2] DAI M Z,GAO C,YAP K,et al.A model with temperature dependent exponent for Hot-Carrier injection in High-Voltage nMOSFETs involving Hot-Hole injection and dispersion[J].IEEE Transactions on Electron Devices,2008,55(5):1255-1258.

[3] KIAMEHR S,FIROUZI F,TAHOORI M B.Aging-aware timing analysis considering combined effects of NBTI and PBTI[C]//14th International Symposium on Quality Electronic Design.[S.l.]:IEEE,2013:53-59.

[4] WANG Y,CHEN X M,WANG W P,et al.Leakage power and circuit aging cooptimization by gate replacement techniques[J].IEEE Transactions on Very Large Scale Integration(VLSI) Systems,2011,19(4):615-628.

[5] YANG X N,SALUJA K.Combating NBTI degradation via gate sizing[C]//Proceedings of the 8th International Symposium on Quality Electronic Design.Washington,D.C.:IEEE Computer Society,2007:47-52.

[6] BILD D R,BOK G E,DICK R P.Minimization of NBTI performance degradation using internal node control[C]//Proceedings of the Conference on Design,Automation and Test in Europe. Leuven:European Design and Automation Association,2009:148-153.

[7] LIN I C,LIN C H,LI K H.Leakage and aging optimation using transmission gate-based technique[J].IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems,2013,32(1):87-89.

[8] WANG Y,CHEN X M,WANG W P,et al.On the efficacy of input vector control to mitigate NBTI effects and leakage power[C]//Proceedings of the 2009 10th International Symposium on Quality Electronic Design.Washington,D.C.:IEEE Computer Society,2009:19-26.

[9] WU K C,MARCULESCU D.Joint logic restructuring and pin reordering against NBTI-induced performance degradation[C]//Proceedings of the Conference on Design,Automation and Test in Europe.Leuven:European Design and Automation Association,2009:75-80.

[10] CHO M,ROUSSEL P,KACZER B,et al.Channel hot carrier degradation mechanism in long/short channel n-FinFETs[J].IEEE Transactions on Electron Devices,2013,60(12):4002-4007.

[11] OBRIL F,TAHOORI M B.ExtraTime:modeling and analysis of wearout due to transistor aging at microarchitecture-level[C]//Proceedings of the International Conference on Dependable Systems and Networks.[S.l.]:IEEE,2012:1-12.

[12] KIAMEHR S,FIROUZI,TAHOORI M B.Input and transistor reordering for NBTI and HCI reduction in complex CMOS gates[C]//Proceedings of the Great Lakes Symposium on VLSI.New York:ACM,2012:201-206.

[13] SHEN W Z,LIN J Y,WANG F W.Transistor reordering rules for power reduction in CMOS gates[C]//Proceedings of the 1995 Asia and South Pacific Design Automation Conference.New York:ACM,1995:1-6.

[14] 梁華國(guó),陶志勇,李揚(yáng).一種緩解NBTI效應(yīng)引起電路老化的門替換方法[J].電子測(cè)量與儀器學(xué)報(bào),2013,27(11):1011-1017.

(責(zé)任編輯 胡亞敏)

Co-mitigating PBTI and HCI induced circuit aging by input reordering

GAN Yingxian1, YI Maoxiang1, ZHANG Lin1, YUAN Ye1, OUYANG Yiming2, LIANG Huaguo1

(1.School of Electronic Science and Applied Physics, Hefei University of Technology, Hefei 230009, China; 2.School of Computer and Information， Hefei University of Technology, Hefei 230009, China)

In this paper, a brand new aging model of positive bias temperature instability(PBTI) and hot carrier injection(HCI) effect is proposed considering the stacking effect of transistors on the input signal probability and the switching activity of transistors in series. Then aW-value considering the input signal probability and the switching activity is defined and theW-value based input reordering approach is presented to co-mitigate PBTI and HCI induced circuit aging. The experimental results show that compared to the actual value simulated by Hspice, the average error of the previous model is 3.9%, while the error of the proposed model can be reduced to 1.4% on average. The lifetime of logic gates can increase by 11.7% on average by using the proposed input reordering method.

transistor aging; positive bias temperature instability(PBTI); hot carrier injection(HCI) effect; stacking effect; input signal probability; switching activity

2015-09-30；

2015-11-04

國(guó)家自然科學(xué)基金資助項(xiàng)目(61371025;61474036;61274036)

甘應(yīng)賢(1990-),男,山東濟(jì)寧人,合肥工業(yè)大學(xué)碩士生; 易茂祥(1964-),男,安徽合肥人,博士,合肥工業(yè)大學(xué)教授,碩士生導(dǎo)師; 梁華國(guó)(1959-),男,安徽合肥人,博士,合肥工業(yè)大學(xué)教授,博士生導(dǎo)師.

10.3969/j.issn.1003-5060.2016.12.013

TN432

A

1003-5060(2016)12-1655-06