莊 雷,張海龍,李賽輝,吳元清

(中國船舶重工集團公司第七二四研究所,南京 211153)

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基于FPGA的雷達目標模擬器設計

莊 雷,張海龍,李賽輝,吳元清

(中國船舶重工集團公司第七二四研究所,南京 211153)

介紹了一種基于FPGA的多通道雷達回波目標模擬信號產(chǎn)生的機理和特性,分析了常規(guī)雷達目標模擬器設計方法和局限性,重點闡述了一種多通道雷達目標回波模擬器的關鍵設計方法和可升級性等技術,仿真和實驗結果驗證了多通道雷達目標模擬器的正確性和有效性。

雷達目標模擬器; FPGA; 可升級性

0 引 言

隨著現(xiàn)代雷達系統(tǒng)的功能日益復雜和使命任務多樣化,其給系統(tǒng)調試難度也不斷增大。在實際戰(zhàn)場環(huán)境中進行復雜功能雷達系統(tǒng)的調試將會帶來巨大的人力和物力資源耗費。因此,使用雷達目標模擬器仿真模擬目標參數(shù)和所處的環(huán)境具有很大的工程應用價值[1]。通過對多通道陣列雷達回波模擬器工作原理的研究,本文構建了基于Xilinx FPGA平臺的新型雷達目標模擬器,解決了常規(guī)模擬器的設計和功能局限性問題,在相關仿真和實驗室驗證實驗的過程中給出了一種多通道雷達模擬器的關鍵設計技術并分析了其優(yōu)越性和可升級性,最后經(jīng)實際使用證明其達到了預期性能。

1 多通道雷達目標模擬器原理

雷達目標模擬器系統(tǒng)組成如圖1所示,包括PC側控制界面(負責傳輸初始信息)、網(wǎng)絡接口電路(千兆網(wǎng)傳輸目標初始參數(shù)信息)、ADC電路和PCIE總線(配合ADC用于采集回波到PC機后驗證回波數(shù)據(jù)正確性)、FPGA核心處理電路、模擬信號輸出電路(中頻和射頻輸出)、時鐘信號產(chǎn)生和分發(fā)電路、脈沖觸發(fā)電路、電源電路等模塊。

圖1 系統(tǒng)原理架構

雷達目標模擬器工作時序如圖2所示。

圖2 模擬器工作原理時序圖

開機時刻T0通過界面設定目標初始的距離、速度、方位、信噪比等信息,利用PC側MATLAB GUI界面接收到的參數(shù)通過千兆網(wǎng)使用SGMII(Serial Gigabit Media Independent Interface)模式按照報文格式傳輸傳給Microblaze,利用Microblaze計算當前CPI(Coherent Processing Interval)內(nèi)的所有點跡和航跡信息。等待T1時刻到達后,按照PRF觸發(fā)脈沖的順序,將待模擬目標的參數(shù)信息傳送給FPGA控制DDS輸出。同時,利用這個CPI時間計算下一個CPI,待模擬目標所需的參數(shù)信息,等待傳輸。

目標的初始距離信息、速度信息、角度信息等參數(shù)的具體設計公式如下:

時延點數(shù)表示為

Ndelay=fsτ(t)

(1)

其中fs表示表示采樣率,時延為

(2)

速度控制字表示為

(3)

其中多普勒頻率表示為

(4)

相位控制字表示為

(5)

其中△φ表示陣元相位差。

設定雷達目標模擬器中DDS軟核的控制字位寬為N,其中fs為采樣頻率。Microblaze接到初始數(shù)據(jù)指令后,根據(jù)上述公式,按照外部提供的觸發(fā)脈沖CPI的節(jié)奏計算待模擬目標1～N的信息控制參數(shù)后,按照報文頭、目標號、波束號、頻率控制參數(shù)、相位控制參數(shù)、中頻頻率、信噪比、陣元相位差的順序,最后加上結束碼依次傳輸?shù)紽PGA內(nèi)部RAM,用于控制DDS IP core產(chǎn)生LFM(Linear Frequency Modulation)信號。

驗證功能實現(xiàn)按照外部觸發(fā)同步信號即PRF(Pulse Repetition Frequency)脈沖信號,使用DAC輸出模擬回波信號,供給雷達信號接收機,用于驗證其性能指標。

2 多通道雷達模擬器關鍵技術

2.1 常規(guī)雷達目標模擬器局限性

常規(guī)的雷達目標信號的模擬功能主要是針對點目標信號進行常規(guī)信號(如線性調頻信號、相位編碼信號)的目標模擬。這種方法功能單一,一般模擬信號限制在零中頻、參數(shù)固定不靈活、缺少人機友好界面,并且對于多目標信號和中頻信號的模擬能力限制于硬件,可仿真目標的批次較少,實時計算能力欠缺。這必須單獨使用核心計算處理芯片實時計算點目標的相關參數(shù)信息,增加了硬件成本。如果進行更多通道的回波模擬仿真需要重新修改硬件方案,并且增加大量人力和物力資源耗費,難于后續(xù)升級換代。

2.2 硬件設計

考慮后續(xù)升級實現(xiàn)更多目標信號模擬等功能,要綜合考慮FPGA邏輯資源情況、I/O管腳數(shù)量、速度等級和性價比,最終選擇了Xilinx公司的FPGA用于核心處理芯片。使用內(nèi)部嵌入微處理器Microblaze處理系統(tǒng),可以用于計算目標參數(shù)信息,利用 Block RAM構成雙端口RAM,實現(xiàn)Microblaze和FPGA其他邏輯的數(shù)據(jù)訪問。FPGA功能模塊如圖3所示。FPGA控制信號的分發(fā)、計算、傳遞,是信號處理的核心。它主要包括建立嵌入式千兆以太網(wǎng)硬核,負責和PC機界面進行信息傳遞,接收雷達目標信號的初始參數(shù)包括目標初始距離、初始速度、初始角度、回波信號形式、脈沖寬度、載頻等信息[2]。

圖3 功能模塊設計圖

Microblaze處理器利用一個CPI的時間計算下一個CPI時間內(nèi)的目標參數(shù)信息,控制DDS IP core用于產(chǎn)生模擬回波,送給DAC芯片。這樣簡化了常規(guī)雷達目標模擬器設計中必須單獨使用計算核心芯片負責實時計算點目標所需的參數(shù),節(jié)省了硬件成本。使用人機友好界面可以靈活設定系統(tǒng)參數(shù),更改軟件程序,縮短開發(fā)周期。本文所述的多通道雷達模擬器在進行更多目標和更多通道的回波模擬時可以增加從板,進行和主板的無縫升級,框圖如圖4所示。

圖4 升級架構框圖

通過在工控機中增加模擬器從板板卡和對應的總線后,主板負責接收界面控制信息,計算其他7個從板所需要的目標參數(shù)信息和時序觸發(fā),然后以廣播方式打包發(fā)送給每個從板。各個從板根據(jù)地址信息接收主板分發(fā)數(shù)據(jù),控制DDS輸出待模擬數(shù)字波形,送給DAC產(chǎn)生模擬回波。據(jù)此,只需要更改軟件算法和驅動程序即可實現(xiàn)快速升級,擴展成更多目標和通道。另外,設計中預留射頻模塊,包括一本振、二本振、功率放大器和帶通濾波器等微波器件,將中頻模擬回波混到射頻后輸出,供給雷達接收機驗證性能參數(shù)指標。

2.3 軟件設計

軟件設計包括界面設計和邏輯設計。MATLAB GUI提供了圖形用戶界面設計功能。圖形用戶界面包含控件、菜單、按鈕組、面板、工具欄、表等設計對象[3]。本文主要針對雷達目標的具體參數(shù)信息,采用MATLAB軟件,調用相應功能軟件包并計算對應目標參數(shù)。上位機軟件組成如圖5所示。

圖5 上位機軟件界面組成

系統(tǒng)初始化完畢后,在測試工作模式時產(chǎn)生固定測試點頻信號,在正常工作模式時根據(jù)CPI觸發(fā)間隔,實時通過微處理器Microblaze計算DDS IP core所需要的控制信息傳輸傳送給FPGA,然后按照PRF觸發(fā)脈沖信息產(chǎn)生模擬回波送給DAC芯片產(chǎn)生待模擬回波信號。

雷達目標模擬器的邏輯代碼設計使用Xilinx公司提供的ISE設計套件。邏輯程序設計流程圖如圖6所示。

圖6 邏輯設計流程圖

FPGA通過千兆以太網(wǎng)接收界面信息。按照PRF脈沖設定對應目標的控制參數(shù)傳遞給FPGA內(nèi)嵌的Microblaze軟核,其按照CPI的節(jié)奏,利用上個CPI的時間內(nèi)計算下次CPI點目標所需要的參數(shù)信息,通過雙口RAM按照地址映射傳遞給DDS IP core進行點目標的點跡和航跡的模擬。

3 實驗驗證

通過MATLAB GUI界面設定待模擬目標的距離分別為0、1、3.4、5、10、15、19、20、23、25 km。速度對應分別為-3、-4、-1、3、2、4、0.5、0、3.8、-3 m/s。仿真設定雷達載頻為13.65 GHz,雷達信號脈沖重復周期為1 ms,信號帶寬為30 MHz?；谏鲜鰠?shù)產(chǎn)生的某單通道回波信號如圖7所示。高斯白噪聲是通過線性移位寄存器產(chǎn)生偽隨機數(shù)后根據(jù)獨立分布的中心極限定理產(chǎn)生。

圖7 雷達目標模擬回波

經(jīng)過雷達信號接收機采集導入PC機后使用MATLAB進行驗證,得到圖8所示結果。可以看出,經(jīng)過MTD處理后估計出的距離分別是0、1.001、3.394、5.005、10.010、14.990、18.990、20、23、24.980 km。速度對應分別為-3.005、-4.035、-0.987、3.005、2.018、3.992、0.515、0、3.820、-3.005 m/s。根據(jù)距離門和速度門的定義可以得到目標模擬器模擬產(chǎn)生的回波數(shù)據(jù)是正確的,并且實現(xiàn)了多通道、多目標、可調節(jié)信噪比、方便升級等功能,同時也驗證了系統(tǒng)方案的可行性。

圖8 MTD后的結果

4 結束語

本文詳細闡述了基于FPGA和MATLAB GUI軟件界面的多通道雷達目標模擬器設計方法。該方法考慮了基帶、中頻和射頻信號,可仿真多批點目標信號,不僅簡化了數(shù)據(jù)運算,而且具有人機友好界面,方便后續(xù)升級,便于工程實現(xiàn)。計算機仿真結果和實驗結果表明了該方法的有效性。該方法已經(jīng)應用于某型號多通道雷達目標模擬器中,并對其他類型目標模擬器也有借鑒意義。

[1] 徐國平,等.雷達目標信號模擬器的設計與實現(xiàn)[J].電子設計工程,2013(16):31-33.

[2] 衣瑋,袁湘輝,左雷,等.雷達模擬器的目標運動數(shù)據(jù)算法研究[J].船舶電子工程,2014(12):53-57.

[3] 劉衛(wèi)國,蔡立燕,陳昭平,等.MATLAB程序設計教程[M].北京:中國水利水電出版社,2010:13-17.

Design of radar target simulator based on FPGA

ZHUANG Lei, ZHANG Hai-long, LI Sai-hui, WU Yuan-qing

(No.724 Research Institute of CSIC, Nanjing 211153)

The generation mechanism and characteristics of the multi-channel simulated radar target signals based on the FPGA are introduced, and the design and the limitations of the conventional radar target simulators are analyzed. The key design and the upgradability technique of a multi-channel radar target simulator are discussed emphatically. The simulation and test results indicate that the multi-channel radar target simulator is verified to be correct and effective.

radar target simulator; FPGA; upgradability

2016-08-30；

2016-09-10

莊雷(1984-),男,工程師,研究方向:雷達總體;張海龍(1989-),男,助理工程師,碩士,研究方向:雷達信號處理;李賽輝(1984-),男,工程師,碩士,方向:雷達信號處理；吳元清(1989-),女,助理工程師,碩士,研究方向:T/R組件。

TN955.2

A

1009-0401(2016)04-0045-04