雷 宇 劉 佳/西北工業(yè)大學(xué)明德學(xué)院

面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計(jì)

雷 宇 劉 佳/西北工業(yè)大學(xué)明德學(xué)院

航電系統(tǒng)正朝著高度綜合化的方向發(fā)展，越來(lái)越多的模塊被集成在單一系統(tǒng)中，隨之帶來(lái)了面積、功耗過(guò)大以及板間布線復(fù)雜的問(wèn)題。航電系統(tǒng)綜合化、小型化和低功耗的需求以及工藝水平的提升，為單芯片集成多處理器內(nèi)核的設(shè)計(jì)提供了支撐。本文提出一種面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計(jì)方案，首先對(duì)雙核處理器系統(tǒng)架構(gòu)進(jìn)行描述，在此基礎(chǔ)上詳細(xì)分析了總線互連、復(fù)位策略、存儲(chǔ)一致性等關(guān)鍵技術(shù)。該方案可廣泛應(yīng)用于高度綜合化航電系統(tǒng)設(shè)計(jì)領(lǐng)域。

Power架構(gòu)；雙核；總線互連；存儲(chǔ)一致性

引言

航電系統(tǒng)目前正在向高度綜合化方向發(fā)展[1]，大量的紅外、射頻、信號(hào)處理、數(shù)字處理模塊[2]被綜合到一個(gè)系統(tǒng)，這對(duì)航電系統(tǒng)的性能、帶寬、功耗、散熱提出了嚴(yán)峻的挑戰(zhàn)。將多模塊集成為單芯片，能夠大幅度減少元器件種類和板間連接器，有效解決面積、功耗和散熱等問(wèn)題。因此采用面向綜合化航電系統(tǒng)的專用單芯片雙核處理器設(shè)計(jì)成為絕佳的解決方案[3]。

PowerPC是一種精簡(jiǎn)指令集（RISC）架構(gòu)的中央處理器，以其優(yōu)異的性能、較低的能耗以及較低的散熱量被廣泛應(yīng)用于嵌入式環(huán)境[4]。本文提出面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計(jì)方案，內(nèi)部集成兩個(gè)高性能PowerPC處理器，主處理器負(fù)責(zé)數(shù)據(jù)處理，從處理器負(fù)責(zé)FC-ASM協(xié)議[5]處理。主、從處理器之間通過(guò)DDR2存儲(chǔ)器交換數(shù)據(jù)。本文對(duì)基于Power架構(gòu)的雙核乃至多核處理器開(kāi)發(fā)具有一定的參考價(jià)值。

1.面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器架構(gòu)設(shè)計(jì)

根據(jù)主、從處理器的功能劃分，提出面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器架構(gòu)設(shè)計(jì)。主處理器集成了PCIe、SRIO主機(jī)接口和DDR2控制器，同時(shí)對(duì)FC-ASM協(xié)議處理模塊開(kāi)放一個(gè)高速數(shù)據(jù)接口，提供了一條主機(jī)——DDR2存儲(chǔ)器——FC-ASM協(xié)議處理模塊之間的數(shù)據(jù)處理高速通道。從處理器對(duì)FC-ASM協(xié)議處理模塊開(kāi)放一個(gè)配置接口，提供了初始化以及寄存器配置通道。主、從處理器通過(guò)外部存儲(chǔ)復(fù)用接口訪問(wèn)片外FLASH，片外FLASH存放著處理器上電所需的初始化程序。

2.總線互連

主、從處理器以及周邊模塊之間通過(guò)PLB4總線[6]進(jìn)行互連。PLB4總線是高性能數(shù)據(jù)總線，用于在高速主、從設(shè)備之間進(jìn)行讀數(shù)據(jù)和寫數(shù)據(jù)的快速交換。PLB4總線包含64位地址線、128位數(shù)據(jù)線。每一個(gè)PLB主設(shè)備通過(guò)獨(dú)立的地址線、寫數(shù)據(jù)線、讀數(shù)據(jù)線和控制信號(hào)連接到PLB4總線上；而每一個(gè)PLB從設(shè)備通過(guò)共享的地址線、讀數(shù)據(jù)線、寫數(shù)據(jù)線、控制和狀態(tài)信號(hào)連接到PLB4總線上。各個(gè)設(shè)備對(duì)PLB總線的訪問(wèn)是通過(guò)一個(gè)集中的總線仲裁器來(lái)完成總線控制的分配。

考慮到PCIe、SRIO主機(jī)接口與FC-ASM協(xié)議處理模塊之間需要通過(guò)DDR2存儲(chǔ)器交換大量數(shù)據(jù)，因此在主處理器PLB0總線上只分配DDR2控制器一個(gè)從設(shè)備；其余從設(shè)備被分配在主處理器的PLB1總線上。兩條相對(duì)獨(dú)立的數(shù)據(jù)通路：PCIe、SRIO、FCASM協(xié)議處理模塊與DDR2存儲(chǔ)器之間的FC通信數(shù)據(jù)通路；主處理器與FLASH存儲(chǔ)之間的程序加載數(shù)據(jù)通路[7]。

從處理器對(duì)冗余的周邊模塊進(jìn)行裁剪，只保留了與處理器核和FC-ASM模塊正常工作相關(guān)的模塊。

3.復(fù)位策略

復(fù)位分為硬件復(fù)位、軟件復(fù)位和看門狗復(fù)位三種方式[8-9]，其中主處理器和從處理器具有獨(dú)立的軟件復(fù)位和看門狗復(fù)位。硬件復(fù)位結(jié)束后，主處理器開(kāi)始初始化并從外部FLASH加載程序[10～12]，待主處理器程序加載完成后，從處理器開(kāi)始初始化并從外部FLASH加載程序。

4.存儲(chǔ)一致性信號(hào)量方案

主、從處理器之間通過(guò)DDR2存儲(chǔ)器交換數(shù)據(jù)，為了保證存儲(chǔ)一致性[13～14]，本文提出了一種信號(hào)量的解決方案。主、從處理器共享一個(gè)信號(hào)量寄存器。如果從處理器要對(duì)DDR2存儲(chǔ)器進(jìn)行訪問(wèn)，應(yīng)先讀取信號(hào)量寄存器，如果寄存器值為“0”，表明主處理器正在對(duì)DDR2存儲(chǔ)器進(jìn)行訪問(wèn)。主處理器完成對(duì)DDR2存儲(chǔ)器的訪問(wèn)后，對(duì)信號(hào)量寄存器進(jìn)行寫操作，寫操作會(huì)將信號(hào)量寄存器主處理器端置“0”，從處理器端置“1”。從處理器讀取到信號(hào)量寄存器值為“1”后，表明從處理器可以發(fā)起對(duì)DDR2存儲(chǔ)器的訪問(wèn)。信號(hào)量解決方案提供了主、從處理器對(duì)共享的DDR2存儲(chǔ)器的互斥操作機(jī)制，保證了存儲(chǔ)一致性。

5.總結(jié)

本論文提出了面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計(jì)方案，詳細(xì)論述了架構(gòu)設(shè)計(jì)、總線互連、復(fù)位策略、存儲(chǔ)一致性設(shè)計(jì)。本論文面向航電系統(tǒng)特定應(yīng)用，將多模塊集成到單片，有效解決了原系統(tǒng)存在的面積、功耗、散熱、布線復(fù)雜等問(wèn)題。本文對(duì)基于Power架構(gòu)的雙核乃至多核處理器開(kāi)發(fā)具有一定的參考價(jià)值。

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雷宇 （1988.8--）,女,陜西綏德人,西北工業(yè)大學(xué)明德學(xué)院學(xué)院辦公室秘書,碩士,研究方向：國(guó)際管理。