駢 洋，蘇淑靖

（中北大學(xué)電子測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室，太原030051）

基于時(shí)間交替采樣技術(shù)的高速高精度ADC系統(tǒng)

駢 洋，蘇淑靖*

（中北大學(xué)電子測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室，太原030051）

介紹了一種基于時(shí)間交替采樣結(jié)構(gòu)的高速ADC系統(tǒng)，整個(gè)系統(tǒng)采用全數(shù)字方式實(shí)現(xiàn)時(shí)間交替采樣技術(shù)，結(jié)構(gòu)靈活多變。使用2片ADC芯片及外圍電路、FPGA作為邏輯控制和數(shù)據(jù)接收緩存，來(lái)搭建時(shí)間交替ADC系統(tǒng)的硬件電路。其最高采樣率可達(dá)400 Msample/s，采樣精度為12 bit。通過(guò)分析時(shí)間交替ADC系統(tǒng)的原理及其通道誤差特性，利用Matlab分析通道失配誤差來(lái)源，對(duì)采集到的數(shù)據(jù)進(jìn)行誤差估計(jì)和校正。

時(shí)間交替采樣；通道失配誤差；誤差矯正；高速采樣

隨著現(xiàn)代通信技術(shù)的發(fā)展，為了實(shí)現(xiàn)數(shù)據(jù)的高速率、大容量的傳輸，對(duì)數(shù)據(jù)采集系統(tǒng)的速度和精度提出了越來(lái)越高的要求［1］。特別是隨著軟件無(wú)線(xiàn)電概念的提出和超寬帶通信系統(tǒng)的發(fā)展，不但要求數(shù)據(jù)采集系統(tǒng)有很高的采樣率，還要有很高的分辨率。由于采樣率和分辨率是一對(duì)矛盾，單片ADC難以同時(shí)滿(mǎn)足高速和高精度的要求［2］。為了解決這一問(wèn)題，目前常用的方法是采用多片低速高分辨率ADC作并行時(shí)間交替采樣［3］，該方法在原高精度的基礎(chǔ)上有效提高采樣率。但在實(shí)際應(yīng)用中，由于各通道的時(shí)間與幅度不一致容易導(dǎo)致包括3類(lèi)誤差即時(shí)間誤差、偏置誤差和增益誤差的通道失配誤差［4-6］。如果不對(duì)這些誤差加以矯正，將會(huì)降低整個(gè)采樣系統(tǒng)的性能，難以獲得高精度的信號(hào)重建。

本文采用并行時(shí)間交替采樣技術(shù)設(shè)計(jì)了一種基于FPGA的高速高精度時(shí)間交替采樣系統(tǒng)，實(shí)現(xiàn)了400 Msample/s、12 bit的高速高精度采樣及通道失配誤差的矯正。

1 系統(tǒng)總體方案

根據(jù)時(shí)間交替采樣技術(shù)的原理，本文將系統(tǒng)劃分為5個(gè)主要模塊：信號(hào)調(diào)理模塊、時(shí)鐘產(chǎn)生和分配模塊、模數(shù)轉(zhuǎn)換模塊、邏輯控制模塊、數(shù)字信號(hào)處理電源模塊?？傮w方案框圖如圖1所示，基本工作原理：模擬信號(hào)輸入到信號(hào)產(chǎn)生模塊經(jīng)過(guò)調(diào)理后，ADC模塊對(duì)輸出兩路信號(hào)進(jìn)行并行采樣，F(xiàn)PGA對(duì)高速采樣信號(hào)進(jìn)行控制、接收和緩存，最后通過(guò)Matlab軟件對(duì)數(shù)據(jù)進(jìn)行誤差矯正。電源模塊為系統(tǒng)各個(gè)模塊提供相應(yīng)工作電壓。

圖1 系統(tǒng)總體方案框圖

1.1 差分模擬信號(hào)調(diào)理模塊

在本系統(tǒng)的設(shè)計(jì)中，需要為模數(shù)轉(zhuǎn)換模塊提供高質(zhì)量的輸入信號(hào)，以實(shí)現(xiàn)信號(hào)的高精度轉(zhuǎn)換和后期的信號(hào)處理。因此，在模擬信號(hào)輸入系統(tǒng)之后，需要對(duì)信號(hào)完成基本的調(diào)理，包括放大和濾波。本文比較TI公司各種運(yùn)算放大器，選用了THS45xx系列中的THS4509高速低噪聲寬帶差分運(yùn)算放大器。其具有600 MHz的小信號(hào)帶寬，當(dāng)輸入頻率為10 MHz時(shí)，2階諧波失真為-104 dBc，3階諧波失真為-108 dBc的特點(diǎn)，能夠滿(mǎn)足系統(tǒng)的要求。利用TI公司的FilterPro濾波器軟件和TINA-TI仿真軟件完成信號(hào)調(diào)理電路（如圖2）的設(shè)計(jì)。

圖2 差分模擬信號(hào)產(chǎn)生電路

1.2 時(shí)鐘產(chǎn)生和分配模塊

在本系統(tǒng)中，要求實(shí)現(xiàn)一個(gè)2路相差180°的200 MHz的高精度時(shí)鐘。多相時(shí)鐘設(shè)計(jì)框圖如圖3所示。它主要由參考源、數(shù)字頻率合成器、時(shí)鐘驅(qū)動(dòng)芯片等組成。采用ON Semiconductor公司的可編程頻率合成芯片NBCl2439，通過(guò)外接晶振與內(nèi)部倍頻電路來(lái)產(chǎn)生所需的210 MHz的時(shí)鐘信號(hào)。通過(guò)NBCl2439 PLL芯片得到了一路時(shí)鐘頻率為210 MHz的差分時(shí)鐘信號(hào)，為了對(duì)兩路ADC進(jìn)行驅(qū)動(dòng)，利用時(shí)鐘分配芯片MCl00LVEL11進(jìn)行1∶2的驅(qū)動(dòng)。為了得到相差180°的兩路時(shí)鐘，把MCl00LVELl11輸出的兩路時(shí)鐘中的一路進(jìn)行反相連接。同時(shí)采用延遲芯片MCl00EPl95對(duì)時(shí)鐘信號(hào)進(jìn)行調(diào)節(jié)，其最小延遲（芯片本身的延遲）為2.2 ns，為使兩路時(shí)鐘信號(hào)一致，使用兩片MCl00EPl95分別對(duì)兩路時(shí)鐘信號(hào)進(jìn)行延遲控制。

圖3 多相時(shí)鐘設(shè)計(jì)模塊

1.3 模數(shù)轉(zhuǎn)換模塊

模數(shù)轉(zhuǎn)換模塊實(shí)現(xiàn)模擬信號(hào)到數(shù)字信號(hào)的轉(zhuǎn)換，其主要由2片ADC芯片構(gòu)成?？紤]到無(wú)雜散動(dòng)態(tài)范圍（SFDR）、信噪比（SNR）、有效位數(shù)（ENOB）以及輸入信號(hào)的帶寬等指標(biāo)要求，選用了12 bit、210 Msample/s的AD9430。當(dāng)其以210 Msample/s的速度對(duì)50 MHz的正弦波采樣時(shí)，只有65 dBc的SFDR，47 dB的SNR，10.6位的ENOB。而且其模擬信號(hào)輸入的帶寬可達(dá)700 MHz，能夠滿(mǎn)足高速采樣和高帶寬輸入的要求。AD9430的數(shù)據(jù)輸出有兩種模式，一種是以?xún)陕窋?shù)據(jù)按COMS電平交替輸出，另一種是以LVDS電平輸出。對(duì)于高速數(shù)據(jù)傳輸，LVDS電平傳輸抗干擾性要好于COMS電平。所以在本方案AD9430選用差分電平格式輸出，可以和支持差分接口的FPGA直接相連。

1.4 USB總線(xiàn)接口設(shè)計(jì)

本系統(tǒng)設(shè)計(jì)中USB總線(xiàn)接口選用的是Cypress公司的EZ-USB FX2LP系列接口芯片CY7C68013A。它集成了USB2.0的微處理器、USB2.0收發(fā)器、SIE（串行接口引擎）、增強(qiáng)的8051微控制器和可編程的外圍接口。該芯片有Slave FIFO和可編程接口GPIF兩種接口方式，在本系統(tǒng)中FX2LP工作在Slave FIFO模式。

1.5 FPGA邏輯設(shè)計(jì)

FPGA作為本設(shè)計(jì)的邏輯控制和數(shù)據(jù)接收緩存設(shè)備，主要作用包括控制時(shí)鐘芯片AD9430的寄存器數(shù)據(jù)的分配、接收兩片ADC采樣通路的采樣數(shù)據(jù)和LVDS輸出時(shí)鐘，將采集的數(shù)據(jù)經(jīng)過(guò)FIFO緩存后保存在RAM中，同時(shí)觀測(cè)采樣數(shù)據(jù)并將數(shù)據(jù)導(dǎo)出到Matlab中進(jìn)行相關(guān)算法的處理。根據(jù)要實(shí)現(xiàn)的功能和現(xiàn)有的條件，選用ALTERA公司CycloneⅢ系列的EP3C25Q240C8芯片作為控制單元。

本系統(tǒng)的FPGA邏輯設(shè)計(jì)框圖如圖4所示。FPGA的邏輯分為如下幾個(gè)模塊：數(shù)據(jù)緩存模塊、存儲(chǔ)控制模塊、FIFO存儲(chǔ)模塊、數(shù)據(jù)傳輸模塊以及數(shù)據(jù)轉(zhuǎn)換模塊和仲裁模塊。用戶(hù)通過(guò)USB Slave FIFO接口的端點(diǎn)EP2向FPGA發(fā)送控制信息（包括采樣數(shù)據(jù)量以及啟動(dòng)采樣控制信號(hào)）。當(dāng)控制信息傳輸完畢，USB Slave FIFO接口的Empty信號(hào)變?yōu)闊o(wú)效，數(shù)據(jù)傳輸模塊一旦檢測(cè)到該信號(hào)無(wú)效，則向仲裁模塊發(fā)出讀操作請(qǐng)求，一旦讀操作請(qǐng)求被授權(quán)，則從USB Slave FIFO接口獲取用戶(hù)的控制信息，并產(chǎn)生傳輸開(kāi)始信號(hào)。存儲(chǔ)控制模塊以及數(shù)據(jù)緩存模塊和FIFO存儲(chǔ)模塊實(shí)現(xiàn)高速交替并行ADC采樣數(shù)據(jù)的獲取與存儲(chǔ)。

圖4 FPGA邏輯設(shè)計(jì)框圖

在圖4中，數(shù)據(jù)緩存模塊實(shí)現(xiàn)A通道與B通道采樣數(shù)據(jù)的合并以及時(shí)鐘同步，把不同時(shí)鐘源的采樣數(shù)據(jù)同步到一個(gè)時(shí)鐘域，方便后續(xù)邏輯實(shí)現(xiàn)。FIFO存儲(chǔ)模塊完成高速數(shù)據(jù)的存儲(chǔ)，該模塊利用FPGA內(nèi)部的雙時(shí)鐘FIFO實(shí)現(xiàn)高速數(shù)據(jù)的緩存，F(xiàn)IFO深度為4 kbit，數(shù)據(jù)寬度為48 bit，也即該FIFO能夠存儲(chǔ)有效采樣數(shù)為16 K。FIFO存儲(chǔ)模塊的寫(xiě)存儲(chǔ)使能由存儲(chǔ)控制模塊完成，當(dāng)存儲(chǔ)控制模塊檢測(cè)到傳輸開(kāi)始信號(hào)時(shí)，啟動(dòng)傳輸寫(xiě)使能信號(hào)；當(dāng)傳輸數(shù)據(jù)滿(mǎn)足用戶(hù)需求時(shí)，關(guān)閉寫(xiě)使能信號(hào)。

2 誤差分析

通過(guò)用Matlab進(jìn)行誤差仿真可以得到兩通道ADC交替采樣系統(tǒng)3種誤差對(duì)信號(hào)的影響。如圖5所示，由于各ADC采樣通道的基準(zhǔn)電壓不能完全相同造成偏移誤差OME（Offset Mismatch Error）這種誤差跟輸入信號(hào)無(wú)關(guān)，只跟每個(gè)采樣通道本身相關(guān)，屬于加性噪聲；由于各通道之間的時(shí)延不一致造成時(shí)間誤差TME（Time Mismatch Error），其跟輸入信號(hào)的相位有關(guān)；由于輸入模擬信號(hào)經(jīng)過(guò)各個(gè)通道時(shí)幅度不一致導(dǎo)致增益誤差GME（Gain Mismatch Error），其跟輸入信號(hào)相關(guān)，屬于乘性噪聲。

圖5 偏移、時(shí)間、增益誤差的表現(xiàn)形式

當(dāng)M個(gè)AD采樣，理想采樣時(shí)間偏置固定的，所有采樣點(diǎn)在時(shí)間上都是以TM為周期，因此有：

2.1 偏移誤差

當(dāng)系統(tǒng)存在偏移誤差時(shí)，設(shè)每個(gè)AD的偏移誤差為am，其中m=0，1，2，…，M-1，則其時(shí)域表現(xiàn)為：

其主要包含兩部分：一部分是均勻采樣后的頻譜，另一部分是通道偏移不一致帶來(lái)的分量（P（t））。設(shè)P（ω）為偏移誤差的傅立葉變換，Ga(ω)（a代表模擬信號(hào)頻譜）。則含偏移誤差的采樣信號(hào)頻譜為：

2.2 時(shí)延誤差

在實(shí)際的信號(hào)采集中，系統(tǒng)內(nèi)M個(gè)AD實(shí)際采樣點(diǎn)的時(shí)間是不均勻的，故S2(t)為：

求出其頻域響應(yīng)為：

2.3 增益誤差

假設(shè)每個(gè)AD存在的增益誤差為gm，其中m= 0，1，2，…，M-1，則其時(shí)序表現(xiàn)為：

對(duì)其傅立葉變換得：

式（8）即為增益幅度非均勻采樣信號(hào)的數(shù)字頻譜表達(dá)式。

根據(jù)以上分析可知，3種誤差之間彼此獨(dú)立，互不干擾。當(dāng)采樣頻率 fs固定后，由偏移誤差、時(shí)延誤差和增益誤差引起的雜散在頻域的位置是固定的。

3 誤差校正方案

系統(tǒng)的誤差矯正方案如圖6所示，主要包括Farrow結(jié)構(gòu)的濾波器［7-8］、偏移誤差消除模塊和增益誤差消除模塊。其中時(shí)延誤差的矯正是根據(jù)傅里葉變換的時(shí)移性質(zhì)，如果時(shí)間誤差Δtk與采樣周期Ts的比值為ak，則對(duì)應(yīng)的頻域變化為頻域值乘以ejωak。使采樣信號(hào)通過(guò)理想頻率響應(yīng)為e-jωak的Farrow結(jié)構(gòu)濾波器即可實(shí)現(xiàn)對(duì)時(shí)延誤差的校正。

圖6 誤差矯正方案

4 實(shí)驗(yàn)結(jié)果與分析

通過(guò)對(duì)采樣后存儲(chǔ)的數(shù)據(jù)進(jìn)行分析，并對(duì)比矯正前后的時(shí)域和頻域波形，可以得出系統(tǒng)的矯正結(jié)果。誤差校正主要是在Matlab中進(jìn)行處理的，ADC采樣電路采集到的數(shù)據(jù)經(jīng)過(guò)FPGA預(yù)處理后通過(guò)QuartusⅡ內(nèi)嵌入式邏輯分析儀導(dǎo)出Export文件，然后導(dǎo)入到Matlab中處理。輸入4 MHz正弦波測(cè)試誤差矯正前后的時(shí)域及頻域效果，如圖7所示。

圖7 輸入4 MHz誤差矯正前、后波形

根據(jù)圖7所示，從校正前后的時(shí)域波形可知，由通道失配誤差引起的毛刺與噪聲得到了明顯的消除；從校正前后的頻譜圖中可知，由時(shí)間誤差、增益誤差和偏置誤差引起的雜散得到了明顯的抑止。

本系統(tǒng)動(dòng)態(tài)參數(shù)測(cè)試在Matlab中使用快速傅里葉變換（FFT）方法，輸入50 MHz正弦波時(shí)，通過(guò)Chipscope工具對(duì)FPGA中校正前后的數(shù)據(jù)同時(shí)讀回4 096點(diǎn)到計(jì)算機(jī)中，取32點(diǎn)的采樣數(shù)據(jù)做FFT，得到32點(diǎn)的頻域值。誤差校正前后系統(tǒng)動(dòng)態(tài)參數(shù)如圖8所示。

圖8 輸入50 MHz誤差校正前、后的動(dòng)態(tài)參數(shù)

圖8中，校正后的有效位數(shù)（ENOB）從校正前的6.31位提高到了9.60位；系統(tǒng)的無(wú)雜散動(dòng)態(tài)范圍（SFDR）從校正前的39.67 dB提高到了校正后的67.20 dB。實(shí)驗(yàn)結(jié)果表明，系統(tǒng)校正后的性能得到了很大的提高。同時(shí)也驗(yàn)證了并行時(shí)間交替ADC采樣的通道失配誤差校正的必要性。

5 結(jié)論

本文主要基于時(shí)間采樣技術(shù)進(jìn)行高速高精度ADC系統(tǒng)的研究與設(shè)計(jì)，通過(guò)兩片采樣速率為210 Msample/s的ADC采樣芯片對(duì)模擬信號(hào)進(jìn)行采樣，實(shí)現(xiàn)400 Msample/s、12 bit的高速高精度采樣；通過(guò)對(duì)3種通道失配誤差的分析，解決了高速采樣系統(tǒng)中的誤差問(wèn)題，實(shí)現(xiàn)了采樣數(shù)據(jù)的矯正。最后通過(guò)測(cè)試各方面的性能，驗(yàn)證了設(shè)計(jì)的可靠性的和算法的適用性。

［1］常高嘉，馮全源.基于FPGA的高速數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)［J］.電子器件，2012，35（5）：615-618.

［2］張鵬，杜彬彬，任勇峰.基于FPGA的超聲數(shù)據(jù)采集裝置的設(shè)計(jì)與實(shí)現(xiàn)［J］.電子器件，2014，37（1）：81-84.

［3］朱子翰.多通道數(shù)據(jù)采集系統(tǒng)的研究與設(shè)計(jì)［D］.成都：電子科技大學(xué)，2012.

［4］朱子翰，呂幼新.時(shí)間交替采樣系統(tǒng)的誤差測(cè)量與FPGA實(shí)現(xiàn)［J］.電子測(cè)量技術(shù)，2011，34（3）：54-56.

［5］陳玨利，曾成志，鄭海榮.基于ADS6122和FPGA的多通道信號(hào)采集系統(tǒng)的設(shè)計(jì)［J］.電子器件，2012，35（4）：406-411.

［6］洪亮.高速并行交替采樣ADC系統(tǒng)的研究與實(shí)現(xiàn)［D］.上海大學(xué)，2009.

［7］吳高奎，嚴(yán)濟(jì)鴻，何子述，等.基于Farrow結(jié)構(gòu)的分?jǐn)?shù)時(shí)延濾波器［J］.雷達(dá)科學(xué)與技術(shù)，2010，8（3）：269-272.

［8］劉艷茹，田書(shū)林，王志剛，等.一種基于Farrow濾波器的并行采樣時(shí)間誤差校正［J］.電子測(cè)量與儀器學(xué)報(bào)，2010，24（1）：50-54.

駢 洋（1988-），男，漢族，山西忻州人，碩士研究生，主要研究方向?yàn)殡娐放c系統(tǒng)，pianyang1229@163.com；

蘇淑靖（1971-），女，漢族，山西呂梁人，博士，副教授，碩士生導(dǎo)師，主要研究方向?yàn)楦兄c探測(cè)，信號(hào)處理，sushujing@ nuc.edu.cn。

High Speed High Precision ADC System Based on Time-Interleaving Technology

PIAN Yang，SU Shujing*
（Science and Technology on Electronic Test and Measurement Laboratory，North University of China，Taiyuan 030051，China）

A high-speed ADC system based on time-interleaving technology is introduced，it realized the timeinterleaving technology in digital way，and the system is flexible.Using two ADC chips and other peripheral equip?ments，with FPGA as the logic control and data receive cache the hardware circuit of ADC sampling system is built based on time-interleaving technology.The maximal sample rate of this system is up to 400 Msample/s，and the precision is 12 bit.By means of analyzing the time-interleaved ADC system and its channel mismatch error，Matlab is uesd to analyse the source of the channel mismatch error as well as estimate and calibrate the errors of the collected data.

time-interleaving sampling；channel mismatch error；error correction；high-speed sampling

TN957.5

A

1005-9490（2016）06-1397-05

7210G

10.3969/j.issn.1005-9490.2016.06.023

2015-12-23 修改日期：2016-02-26