竇維治

（清華大學(xué)微電子學(xué)研究所，北京100084）

基于高速并行LVDS總線在視頻處理系統(tǒng)中的應(yīng)用研究

竇維治*

（清華大學(xué)微電子學(xué)研究所，北京100084）

在總線的應(yīng)用分析的基礎(chǔ)上，針對(duì)高速并行LVDS總線進(jìn)行了仿真分析。首先建立了高速并行LVDS總線傳輸模型，對(duì)比了總線上各接收位置上信號(hào)的時(shí)域波形；然后進(jìn)一步分析了各接收端抖動(dòng)的變化情況，并深入討論了造成抖動(dòng)增大的主要原因和改進(jìn)總線設(shè)計(jì)的方法，該結(jié)論對(duì)高速并行LVDS總線的設(shè)計(jì)提供了有效的預(yù)估和指導(dǎo)。

高速并行LVDS總線；信號(hào)完整性；碼間干擾；抖動(dòng)分析

高速并行LVDS（Low Voltage Differential Signal?ing）總線是視頻處理系統(tǒng)中經(jīng)常用到的一種傳輸總線，拓?fù)湫问饺鐖D1所示。作為系統(tǒng)內(nèi)不同設(shè)備之間聯(lián)系的橋梁，高速并行LVDS總線信號(hào)傳輸經(jīng)過芯片，子板、連接器，背板等不同組件，每經(jīng)過一個(gè)組件就產(chǎn)生一次阻抗突變，引發(fā)延遲、反射、衰減和串?dāng)_等信號(hào)完整性問題，因此無論其中哪個(gè)部分設(shè)計(jì)出現(xiàn)問題，都會(huì)影響信號(hào)質(zhì)量產(chǎn)生抖動(dòng)，進(jìn)而影響到整個(gè)視頻電路誤碼率，因此總線信號(hào)的傳輸質(zhì)量成為制約系統(tǒng)性能的關(guān)鍵因素。

圖1 并行總線LVDS

本文比較了高速并行總線LVDS多點(diǎn)拓?fù)浣Y(jié)構(gòu)中不同接收位置的信號(hào)波形和抖動(dòng)，并提出了改善信號(hào)質(zhì)量的方法，保證了高速并行總線LVDS信號(hào)的低噪聲，降低了誤碼的產(chǎn)生，提高信號(hào)處理系統(tǒng)的水平，為整個(gè)視頻處理系統(tǒng)的設(shè)計(jì)提供有效的參考。

1 并行總線LVDS基本原理和特點(diǎn)

低電壓差分信號(hào)傳輸LVDS（Low Voltage Differ?ential Signaling）是20世紀(jì)90年代出現(xiàn)的一種新型的適用于高速數(shù)據(jù)傳輸?shù)慕涌诩夹g(shù)，最早由美國國家半導(dǎo)體公司提出，在信號(hào)完整性方面有良好的性能，可確保能夠支持千兆位以上的數(shù)據(jù)傳輸。這種技術(shù)的核心是采用小擺幅的差分信號(hào)，便可實(shí)現(xiàn)快速的數(shù)據(jù)傳輸，可以實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)或一點(diǎn)對(duì)多點(diǎn)的傳輸，并具有低功耗、低誤碼率、低串?dāng)_和低輻射等特點(diǎn)。在計(jì)算機(jī)、通信設(shè)備、消費(fèi)電子等方面得到了廣泛應(yīng)用，并通過TIA/EIA的確認(rèn)，成為該組織的標(biāo)準(zhǔn)（ANSI/TIA/EIA-644）。

LVDS驅(qū)動(dòng)器-接收器對(duì)的工作原理如圖2所示，驅(qū)動(dòng)器中含有一個(gè)（標(biāo)稱值）3.5 mA的電流源。因?yàn)榻邮掌鞯妮斎胱杩购芨?，故整個(gè)電流實(shí)際上全部流過100 Ω終接電阻，于是在接收器輸入端產(chǎn)生了350 mV（標(biāo)稱值）的電壓。驅(qū)動(dòng)器和接收器主要完成信號(hào)電平和傳輸方式轉(zhuǎn)換，它不依賴于特定的供電電壓，很容易遷移到低壓供電的系統(tǒng)中去，而性能不變。

圖2 LVDS驅(qū)動(dòng)器和接收器

并行總線LVDS信號(hào)具有高傳輸速率、低輻射等優(yōu)良特性，采用多點(diǎn)LVDS總線結(jié)構(gòu)可以大幅度提高視頻系統(tǒng)資源使用率，但是該設(shè)計(jì)遇到的最大問題就是阻抗匹配問題，隨著總線節(jié)點(diǎn)的增多（接收板數(shù)目的增加），阻抗情況愈加復(fù)雜，阻抗不匹配產(chǎn)生的反射、過沖與下沖、振鈴、串?dāng)_等信號(hào)完整性問題越來越明顯，在視頻總線中產(chǎn)生的信號(hào)問題會(huì)傳送給總線所連接的每一個(gè)設(shè)備中，最終造成了整個(gè)系統(tǒng)的誤碼和工作異常。此時(shí)僅通過反復(fù)調(diào)試的方法，收益甚微，而且有些子板上接收的信號(hào)雖然正常，但是一旦周圍的環(huán)境或電流變化，也會(huì)產(chǎn)生問題，究其原因是因?yàn)檫@些信號(hào)噪聲閾值低，處于臨界狀態(tài)，因此針對(duì)這些問題應(yīng)該從設(shè)計(jì)階段就進(jìn)行建模仿真，分析總線信號(hào)的質(zhì)量，著手解決各種潛在的信號(hào)完整性問題。

2 并行總線LVDS信號(hào)完整性仿真和分析

在并行總線LVDS多點(diǎn)拓?fù)浣Y(jié)構(gòu)中，每個(gè)節(jié)點(diǎn)（接收位置）受到的阻抗不匹配的影響與節(jié)點(diǎn)的位置密切相關(guān)。為了對(duì)不同的并行總線LVDS的設(shè)計(jì)進(jìn)行了驗(yàn)證，本文對(duì)并行總線LVDS進(jìn)行了建模仿真。

2.1 總線LVDS建模

本文所采用的總線LVDS節(jié)點(diǎn)數(shù)為10（包含9個(gè)接收子板），采用的發(fā)送驅(qū)動(dòng)芯片為DS90LV031，接收芯片為DS90LV032，采用的總線連接器為差分表貼式連接器，拓?fù)浣Y(jié)構(gòu)如圖3所示。

在總線結(jié)構(gòu)中，背板采用14層板，背板上設(shè)計(jì)了10個(gè)子板板卡的位置，每塊板卡相距2.5 cm，差分對(duì)線寬5 mil，間距7 mil；子板采用16層板，差分對(duì)線寬均為5 mil，間距均為7 mil，板上所有LVDS走線差分阻抗均為100Ω。圖4為仿真模型。

圖3 仿真結(jié)構(gòu)

圖4 仿真模型

2.2 時(shí)域分析

首先分析了在相同頻率下，總線上不同接收位置的信號(hào)時(shí)域波形。仿真信號(hào)源為125 MHz，上升沿為1 ns的脈沖信號(hào)，接收子板2～10上的信號(hào)如圖5所示。

圖5 子板2～10的信號(hào)接收波形

通過比較時(shí)域波形，可以發(fā)現(xiàn)子板2處的接收信號(hào)波形最差，隨著與發(fā)送驅(qū)動(dòng)的距離增大，信號(hào)明顯變好，說明在并行總線中反射影響最大的位置距離發(fā)送端最近。

2.3 抖動(dòng)分析

抖動(dòng)是指高速數(shù)字信號(hào)邊沿到來時(shí)刻與理想時(shí)刻的偏差。如果抖動(dòng)超過一定的范圍，就會(huì)導(dǎo)致誤碼率的上升。通過對(duì)抖動(dòng)成分的進(jìn)一步分析，可以對(duì)高速通信中的各個(gè)環(huán)節(jié)對(duì)于誤碼率的影響進(jìn)行簡(jiǎn)單定性的分析和討論。抖動(dòng)是由不同類型的抖動(dòng)分量組成的，而不同的抖動(dòng)分量有不同的特征。根據(jù)抖動(dòng)分量的不同屬性，抖動(dòng)有多種方法分類，如圖6所示為得到普遍認(rèn)可的抖動(dòng)分類方法。

圖6 抖動(dòng)分類

為了進(jìn)一步分析反射對(duì)總線信號(hào)的影響，我們比較了距離發(fā)送驅(qū)動(dòng)最近（子板2位置）和最遠(yuǎn)（子板10位置）的接收信號(hào)在抖動(dòng)上的區(qū)別，如表1所示。

表1 信號(hào)抖動(dòng)分解比較

通過分析和比較，總線上不同節(jié)點(diǎn)的抖動(dòng)情況比較如下：

（1）隨著頻率的增大，總線上接收位置的總抖動(dòng)是增大的趨勢(shì)；

（2）導(dǎo)致子板2和子板10抖動(dòng)區(qū)別的主要原因?yàn)?，子?的碼間干擾過大，在150 MHz時(shí)，子板2的碼間干擾比子板10位置增大1個(gè)數(shù)量級(jí)。

碼間干擾由互連的有限帶寬和非理想傳輸特性引起。傳輸線的高頻損耗遠(yuǎn)大于低頻損耗，使其等效為一個(gè)低通濾波器，即它的帶寬受到限制；而高速信號(hào)的邊沿很快，高頻分量很豐富，表現(xiàn)為一寬帶信號(hào)。根據(jù)信號(hào)處理理論，當(dāng)一個(gè)寬帶信號(hào)通過帶寬受限的低通濾波器時(shí)，其輸出信號(hào)必然在時(shí)域展寬，所以高速信號(hào)在經(jīng)過傳輸線后，單個(gè)比特的持續(xù)時(shí)間由傳輸前的1UI（Unit Interval，單位間隔）擴(kuò)展到傳輸后的多個(gè)UI，也就是擴(kuò)展到相鄰比特的區(qū)間內(nèi)，從而干擾相鄰比特，如圖7所示。

圖7 脈沖經(jīng)過高速傳輸后沿時(shí)間軸擴(kuò)展

引起設(shè)計(jì)中ISI的增大的主要原因就是互連阻抗突變引起的反射。信號(hào)在傳輸過程中發(fā)生多次反射，相對(duì)于傳輸延遲而言，單個(gè)比特的持續(xù)時(shí)間很短，所以一個(gè)脈沖產(chǎn)生的二次反射及多次反射并不是疊加在其自身上，而是在其之后的某個(gè)特定比特上表現(xiàn)出來，這與阻抗突變點(diǎn)之間的距離有關(guān)。

2.4 改善措施

綜上可知反射是引起并行總線LVDS抖動(dòng)增大主要因素，以下給出了反射脈沖幅值計(jì)算公式為：

式中：α為反射脈沖峰值幅度；ΔV為激勵(lì)源幅度；C為子板分支等效電容；tr為激勵(lì)源上升時(shí)間；τ為時(shí)間常數(shù)Z0C/2；Z0為特征阻抗。

根據(jù)此公式，改善并行總線LVDS信號(hào)質(zhì)量可以通過以下幾種方式：

（1）減慢激勵(lì)源上升沿：在并行總線LVDS中最佳的激勵(lì)源應(yīng)該是只要能滿足斜變?cè)Ａ考纯桑瑹o需再快；

（2）降低總線上每個(gè)接收節(jié)點(diǎn)的分支長度：這樣就能減小時(shí)間常數(shù)，同時(shí)該電容包括總線連接器的引腳電容；

（3）降低總線差分匹配阻抗：隨著并行總線的節(jié)點(diǎn)增多，阻抗不斷減小，整個(gè)傳輸線不能再以特征阻抗100Ω來考慮，因此適當(dāng)減小匹配阻抗以適應(yīng)特征阻抗的變化；

（4）調(diào)節(jié)接收分支PCB走線寬度：這樣可以對(duì)分支等效電容進(jìn)行補(bǔ)償，也可起到改善的效果。

3 結(jié)語

總線信號(hào)的質(zhì)量對(duì)于視頻處理系統(tǒng)設(shè)計(jì)有著重要的意義，本文針對(duì)高速并行LVDS總線分析了不同節(jié)點(diǎn)位置的信號(hào)質(zhì)量，并對(duì)其產(chǎn)生信號(hào)完整性問題的主要原因進(jìn)行了深入分析，并給出了解決措施。隨著視頻電子學(xué)的功能密度和性能的成倍提高，高速數(shù)據(jù)傳輸是必須探索的技術(shù)之一，本文將為高速并行LVDS總線的設(shè)計(jì)提供有效的參考。

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竇維治（1978-），男，漢族，山東茌平，清華大學(xué)微電子所，工程師，碩士，研究方向測(cè)試測(cè)量。

The Analysis of the Application of the High-Speed Parallel LVDS Bus in Video Information Processing System

DOU Weizhi*
（Institute of Microelectronics，Tsing University，Beijing 100084，China）

Based on the application of bus，simulation and analysis is made on the high speed parallel LVDS bus.At first，the deeply comparison for signal waveform of each received location is alas made by the LVDS bus model；then，the main reason of jitter increased is discussed and the method of improved bus design is also discussed，which can provide effective reference to design the high-speed parallel LVDS bus in video information processing system.

LVDS bus；signal integrity；ISI；jitter analysis

TN941

A

1005-9490（2016）06-1334-04

6430H

10.3969/j.issn.1005-9490.2016.06.011

2015-11-27 修改日期：2016-01-04