周文勇，劉 軍，汪 潔

（杭州電子科技大學(xué)“射頻電路與系統(tǒng)”教育部重點(diǎn)實(shí)驗(yàn)室，杭州310027）

一種新型的SOI MOSFET襯底模型提取方法*

周文勇，劉 軍*，汪 潔

（杭州電子科技大學(xué)“射頻電路與系統(tǒng)”教育部重點(diǎn)實(shí)驗(yàn)室，杭州310027）

襯底寄生網(wǎng)絡(luò)建模和參數(shù)提取，對(duì)RF SOI MOSFET器件輸出特性的模擬有著非常重要的影響?？紤]BOX層引入的體區(qū)和Si襯底隔離，將源、體和襯底短接接地，測(cè)試柵、漏二端口S參數(shù)的傳統(tǒng)測(cè)試結(jié)構(gòu)，無法準(zhǔn)確區(qū)分襯底網(wǎng)絡(luò)影響。提出一種改進(jìn)的測(cè)試結(jié)構(gòu)，通過把SOI MOSFET的漏和源短接為信號(hào)輸出端、柵為信號(hào)輸入端，測(cè)試柵、漏/源短接二端口S參數(shù)的方法，把襯底寄生在二端口S參數(shù)中直接體現(xiàn)出來，并開發(fā)出一種解析提取襯底網(wǎng)絡(luò)模型參數(shù)的方法，支持SOI MOSFET襯底網(wǎng)絡(luò)模型的精確建立。采用該方法對(duì)一組不同柵指數(shù)目的SOI MOSFET進(jìn)行建模，測(cè)量和模型仿真所得S參數(shù)在20 GHz頻段范圍內(nèi)得到很好吻合。

RF SOI MOSFET；襯底模型；測(cè)試結(jié)構(gòu)；參數(shù)提取

隨著集成電路工藝技術(shù)的迅猛發(fā)展，半導(dǎo)體技術(shù)不斷向高集成、低功耗、高速度的方向發(fā)展，器件特征尺寸日趨減小，器件襯底效應(yīng)的體硅技術(shù)將難以滿足上述要求［1］，由于SOI（Semiconductor On Insu?lator）器件具有抗輻照、低功耗、高頻和耐高溫等優(yōu)點(diǎn)，可以滿足航空航天、通信、移動(dòng)電子等的技術(shù)需求，SOI技術(shù)已經(jīng)成為低壓低功耗、高性能CMOS集成電路應(yīng)用的主流技術(shù)［2-3］。

半導(dǎo)體產(chǎn)業(yè)誕生于20世紀(jì)70年代，到了20世紀(jì)80年代，系統(tǒng)規(guī)范牢牢地掌握在系統(tǒng)集成商手中。摩爾1965年提出的晶體管每?jī)赡暌淮胃聯(lián)Q代的“摩爾定律”，以及丹納德1975年提出的“丹納德定律”，促進(jìn)了半導(dǎo)體產(chǎn)業(yè)的成長(zhǎng)，一直到21世紀(jì)初，這是傳統(tǒng)幾何尺寸的按比例縮小時(shí)代。進(jìn)入等效按比例縮小時(shí)代的基礎(chǔ)是應(yīng)變硅、高介電金屬柵極、多柵晶體管、化合物半導(dǎo)體等技術(shù)。信息處理技術(shù)正在推動(dòng)半導(dǎo)體產(chǎn)業(yè)進(jìn)入更寬廣的應(yīng)用領(lǐng)域，器件成本和性能將繼續(xù)與互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）的維度和功能擴(kuò)展密切相關(guān)。

高速電路使用bipolar技術(shù)時(shí)，CMOS大規(guī)模IC才剛起步。而伴隨著CMOS技術(shù)在性能、功耗、價(jià)格等方面優(yōu)勢(shì)逐漸顯現(xiàn)，bipolar就自動(dòng)成了備胎選擇。在下一個(gè)新生代誕生前，CMOS的發(fā)展仍不斷開創(chuàng)，如SOI投入量產(chǎn)。體硅器件特征尺寸（主要指柵長(zhǎng)）減小至亞100 nm領(lǐng)域，工藝加工的復(fù)雜程度愈來愈大，使得消耗的資金成本也是逐步增加，體硅的集成電路速度明顯放緩。若想確保納米尺寸的體硅工藝場(chǎng)效應(yīng)晶體管工作正常，必需繼續(xù)減小對(duì)應(yīng)的柵氧厚度，進(jìn)一步加大溝道中的摻雜濃度。然而，柵氧化層太薄不僅導(dǎo)致泄漏電流不斷增加，而且使載流子的遷移率衰退，最終導(dǎo)致體硅場(chǎng)效應(yīng)管性能隨著尺寸減小而下降。而SOI技術(shù)采取的是超薄硅膜及中央帶隙的柵技術(shù)，溝道區(qū)低摻雜濃度仍能適應(yīng)尺寸縮小的器件。通過減小硅膜厚度可降低關(guān)態(tài)泄漏電流，而且還放寬了對(duì)柵氧化層厚度的要求，這些都使得SOI有了更好的存在價(jià)值。

Spice模型是實(shí)現(xiàn)半導(dǎo)體器件在Cadence等商用仿真器中可用的基礎(chǔ)，SOI MOSFET Spice模型［4］的開發(fā)一直沒有停歇，也遠(yuǎn)未達(dá)到成熟。由加州大學(xué)伯克利分校的Pin Su提出的閾值電壓基BSIMSOI［5］被建模委員會(huì)選為工業(yè)標(biāo)準(zhǔn)模型，其涵蓋了SOI器件的部分耗盡型和全耗盡型兩種類型的器件特征，并保留了BSIM3v3中的物理特性以及平滑處理方式，保證了參數(shù)兼容性問題。而另一常用的表面勢(shì)基PSPSOI模型是在最新工業(yè)標(biāo)準(zhǔn)的體硅模型PSP模型框架上制定的。除了從PSP模型中繼承了基于物理的方程和可縮放性，PSPSOI模型能夠表征SOI特有的浮體效應(yīng)、寄生三極管模型、自熱效應(yīng)。與體硅CMOS相比，SOI結(jié)構(gòu)在襯底加了薄絕緣層，當(dāng)工作頻率不高時(shí)，SOI結(jié)構(gòu)的襯底寄生損耗可以忽略。但隨著工作頻率的增加，特別是考慮RF輸出特性時(shí)襯底損耗不可忽略。因此，無論是以BSIMSOI還是以PSPSOI為基礎(chǔ)的MOSFET器件的襯底寄生網(wǎng)絡(luò)建模和參數(shù)提取都顯得極其重要。

迄今為止，SOI MOFET器件在RF頻段的襯底模型和參數(shù)提取方法，未能達(dá)到統(tǒng)一。已報(bào)道的文獻(xiàn)中，文獻(xiàn)［6］僅用一個(gè)單一的電阻表征襯底寄生，和器件真實(shí)物理結(jié)構(gòu)無法對(duì)應(yīng)。文獻(xiàn)［7-8］中，采用電阻、電容的并聯(lián)結(jié)構(gòu)表征襯底容性和阻性寄生，未能給出可信的模型參數(shù)提取方法。文獻(xiàn)［9］則采用四端口的測(cè)試技術(shù)獲取襯底寄生，但存在測(cè)試成本高、模型提取算法推導(dǎo)復(fù)雜等問題。

本文提出一種新的測(cè)試結(jié)構(gòu)，支持RF SOI MOSFET襯底寄生網(wǎng)絡(luò)精確提取，該測(cè)試結(jié)構(gòu)將晶體管的漏和源短接作為信號(hào)輸出端，并使體開路，此時(shí)襯底寄生網(wǎng)絡(luò)高頻特性直接在測(cè)試所得二端口S參數(shù)的輸出特性中體現(xiàn)出來。通過開發(fā)出的解析提取方法，可精確獲取SOI器件襯底寄生參數(shù)。模型和模型參數(shù)提取方法采用了一組相同柵長(zhǎng)、單指柵寬尺寸、不同柵指數(shù)目器件進(jìn)行驗(yàn)證，測(cè)量和模型仿真所得S參數(shù)在20 GHz頻段范圍內(nèi)得到很好吻合。

1 器件等效拓?fù)浣Y(jié)構(gòu)分析

對(duì)常見SOI MOSFET器件，本文提出的RF SOI MOSFET的等效電路模型拓?fù)浣Y(jié)構(gòu)如圖1所示。圖中Rd和Rs為漏/源電阻，電阻值和柵寬成反比，Rg為柵電阻，Lg，Ls和Ld。為柵、源、漏引線電感。Cgs和Cgd分別為柵-源、柵-漏版圖寄生電容，通常由覆蓋電容和邊緣電容組成。Cds為漏與源寄生電容，Cgb為柵體寄生電容。由BOX層和Si襯底形成的背柵MOS、與柵、源、漏之間的寄生電容采用電容Cge，Cde，Cse表示。對(duì)Si襯底引入的容性和阻性寄生，采用電容、電阻并聯(lián)網(wǎng)絡(luò)表征。

SOI MOSFET器件射頻特性測(cè)試通常采用二端口測(cè)試結(jié)構(gòu)，測(cè)試結(jié)構(gòu)設(shè)計(jì)中，多采用源、體短接接地，柵、漏為信號(hào)輸入、輸出端的方式進(jìn)行測(cè)試。由于源、體短接，襯底寄生網(wǎng)絡(luò)被短路，襯底效應(yīng)無法在二端口S參數(shù)中體現(xiàn)出來，造成模型參數(shù)提取困難。為此，報(bào)道文獻(xiàn)開始采用四端口網(wǎng)絡(luò)分析儀，把SOI MOSFET測(cè)試結(jié)構(gòu)設(shè)計(jì)為三、四端口測(cè)試，而后提取襯底網(wǎng)絡(luò)。采用多端口（三、四端口測(cè)試）需要采用如GSGSG探針、并設(shè)計(jì)特殊校準(zhǔn)、去嵌結(jié)構(gòu)，增加額外測(cè)試成本和測(cè)試結(jié)構(gòu)加工成本。

通過將晶體管的漏和源短接為信號(hào)輸出端口，柵為信號(hào)輸入端口，測(cè)試所得二端口S參數(shù)可直接捕捉襯底寄生網(wǎng)絡(luò)高頻特性，圖1所示模型拓?fù)浣Y(jié)構(gòu)可簡(jiǎn)化為如圖2所示模型拓?fù)浣Y(jié)構(gòu)。此時(shí)晶體管相當(dāng)于一個(gè)變?nèi)莨芙Y(jié)構(gòu)，襯底寄生網(wǎng)絡(luò)可適用一個(gè)簡(jiǎn)單的RC并聯(lián)網(wǎng)絡(luò)等效，其等效拓?fù)浣Y(jié)構(gòu)則可以簡(jiǎn)化為一單π結(jié)構(gòu)。

圖1 射頻等效寄生拓?fù)浣Y(jié)構(gòu)

圖2的拓?fù)浣Y(jié)構(gòu)中，虛線框表示溝道區(qū)的工作情況（一般是電阻和電容的串聯(lián)，表示溝道電阻和電容），Cfr是柵與漏、源的覆蓋電容和邊緣電容的綜合。Rsubg，Rsubds，Csub和Csubds表征襯底損耗模型。這個(gè)單π襯底寄生網(wǎng)絡(luò)可以通過其兩端口S參數(shù)提取出來，然后根據(jù)有效覆蓋面積映射到SOI MOSFET襯底當(dāng)中。

圖2 變?nèi)莨艿刃桅型負(fù)浣Y(jié)構(gòu)

2 RF模型參數(shù)提取

（1）襯底寄生模型參數(shù)提取

對(duì)圖2所示模型拓?fù)浣Y(jié)構(gòu)，通過零偏壓（Vg=Vd= 0，頻率：0.1 Hz～20×109Hz）的兩端口S參數(shù)提取非本征部分的寄生參數(shù)。此時(shí)S參數(shù)不受本征部分的影響，把S參數(shù)轉(zhuǎn)換成Y參數(shù)，根據(jù)拓?fù)浣Y(jié)構(gòu)可以計(jì)算Y參數(shù)：

通過自變量為ω2的函數(shù) f(ω2)的斜率和截距可以計(jì)算出Rsubds和Csubds。然后，再把Rsubds和Csubds代入式（5）即得到Cdse。同理，根據(jù)式（3）可以得到Rsubg、Csubg和Cge。

（2）RF SOI MOSFET寄生參數(shù)提取

除去襯底的寄生網(wǎng)絡(luò)，復(fù)雜的RF SOI MOSFET等效拓?fù)浣Y(jié)構(gòu)可以簡(jiǎn)化如圖3所示。

圖3 簡(jiǎn)化的RF等效拓?fù)浣Y(jié)構(gòu)

MOSFET的參數(shù)提取過程可參考文獻(xiàn)［10］。零偏壓（Vg=0，Vd=0，frequency：0.1 GHz～20 GHz）條件下，通過二端口Y參數(shù)提取電容Cgs、Cgd、Cds。通過二端口Z參數(shù)提取電阻Rg，Rd和Rs。最終計(jì)算公式如下：

至此，SOI MOSFET RF模型參數(shù)提取完成。微調(diào)寄生參數(shù)初值使得測(cè)試數(shù)據(jù)和仿真數(shù)據(jù)誤差盡可能小，并驗(yàn)證參數(shù)初值提取的準(zhǔn)確性。

3 模型驗(yàn)證

對(duì)模型參數(shù)提取方法和模型進(jìn)行驗(yàn)證，一組單柵指寬和柵長(zhǎng)分別為0.13μm和0.4μm，和柵指數(shù)目為8、16、32、64的RF SOI MOSFET器件被設(shè)計(jì)出來，并分別加工了傳統(tǒng)兩端口測(cè)試結(jié)構(gòu)和本文提出的類似變?nèi)莨軠y(cè)試結(jié)構(gòu)。為了驗(yàn)證其縮放規(guī)則具有普遍性，另制造出一組不同柵指數(shù)，相同柵寬、柵長(zhǎng)的SOI場(chǎng)效應(yīng)管。對(duì)流片所得器件/測(cè)試結(jié)構(gòu)，采用Keysight E8363B網(wǎng)絡(luò)分析儀、Cascade Microtech Summit 1101B微波探針臺(tái)、Keysight 4156半導(dǎo)體參數(shù)分析儀對(duì)偏壓相關(guān)S參數(shù)進(jìn)行了測(cè)試。測(cè)試數(shù)據(jù)去嵌采用Open+Short測(cè)試結(jié)構(gòu)，模型參數(shù)提取采用Key?sight ICCAP執(zhí)行，并采用Hspice為模型仿真工具對(duì)提取所得模型進(jìn)行仿真驗(yàn)證。SOI MOSFET器件本征行為，采用BSIMSOI模型（LEVER=70）表征。

圖4給出了Rsubds、Csubds和Cdse提取流程和結(jié)果，圖中呈現(xiàn)出良好的線性關(guān)系，表明本文提出模型參數(shù)提取方法的可行性。

圖4 利用斜率k和截距b提取Csubd和Rsubd［Rsubds=1/b，Csubds=（kb）1/2］；參考方程（5）得到Cdse

提取的參數(shù)初值 Rsubds，Csubds和 Cdse分別為6.09×103Ω，5.95×10-15F和19.9×10-15F。同理，Rsubg，Csubg和Cge可通過式（3）得到。然后，微調(diào)圖2中單π拓?fù)浣Y(jié)構(gòu)的元件值優(yōu)化擬合零偏壓條件下的S參數(shù)。表1列出了變?nèi)莨芴崛〕踔岛蛢?yōu)化后的值，兩者間的誤差都小于20%，說明參數(shù)提取比較精確。

圖5展示了零偏壓條件下頻率0.1 GHz～20 GHz變?nèi)莨艿膬啥丝赟參數(shù)的擬合結(jié)果。

表1 變?nèi)莨芴崛〉某踔蹬c優(yōu)化的值［誤差=|初值-優(yōu)化值|/max（初值，優(yōu)化值）×100%］

圖5 零偏壓條件下測(cè)試與仿真的S參數(shù)比較

氧化層和襯底損耗電容均與有效覆蓋面積成正比，而襯底損耗電阻則與有效覆蓋面積成反比。因此，場(chǎng)效應(yīng)管的襯底寄生可以通過與有效覆蓋面積這一縮放關(guān)系得到初值。根據(jù)上文RF MOSFET的參數(shù)提取方法提取圖1中的射頻等效寄生拓?fù)浣Y(jié)構(gòu)元件初值，并微調(diào)這些參數(shù)優(yōu)化擬合零偏壓下的S參數(shù)。

表2給出了這組場(chǎng)效應(yīng)晶體管襯底寄生的優(yōu)化值和通過尺寸縮放關(guān)系得到的初值的結(jié)果。很清楚看到兩組數(shù)據(jù)相當(dāng)接近，說明文中所提到的尺寸縮放規(guī)則和襯底參數(shù)提取方法是有效的，具有可行性。

為了驗(yàn)證SOI MOSFET參數(shù)提取的精確性，以W×L×NF（4μm×0.13μm×16）的場(chǎng)效應(yīng)晶體管為例說明其參數(shù)提取過程，如圖6所示。通過零偏壓條件下提取寄生電阻和電容，頻率較高時(shí)獲取的寄生電阻值更為準(zhǔn)確［11］。

表3列出了不同柵指數(shù)目的4個(gè)MOSFETs除去襯底部分其它寄生參數(shù)提取的初值和優(yōu)化值的結(jié)果。很明顯，二者誤差相對(duì)比較小，說明提取的算法是合理的。

圖7給出零偏壓條件下SOI MOSFET的S參數(shù)實(shí)虛部的擬合結(jié)果，頻率高達(dá)20 GHz，可看出其擬合結(jié)果較好。

圖8給出了上述文獻(xiàn)中提到的單一電阻襯底模型與本文襯底模型輸出特性的S參數(shù)實(shí)虛部對(duì)比結(jié)果?？砂l(fā)現(xiàn)本文輸出特性誤差較單電阻模型小了一倍。當(dāng)頻率更高時(shí)，效果會(huì)更加突出。

表2 場(chǎng)效應(yīng)管襯底寄生結(jié)果（通過有效覆蓋面積縮放得到的初值/優(yōu)化擬合后的值）

圖6 提取Cgd，Cds和Cgs{Cds=［imag（-Y12）］/ω2=Slope1，Cgd=［imag（Y22+Y12）］/ω2=Slope2，Cgs=［imag（Y11+Y12）］/ω2=Slope3}；Rg=real（Z11-Z12），Rs=real（Z12），Rd=real（Z22-Z12）

表3 場(chǎng)效應(yīng)管（W×L×NF=4μm×0.13μm×16）提取的初值和優(yōu)化值比較［誤差=|初值-優(yōu)化值|/max（初值，優(yōu)化值）× 100%］

圖7 零偏壓條件下的SOI場(chǎng)效應(yīng)管S參數(shù)的實(shí)虛部擬合結(jié)果

圖8 零偏壓條件下的SOI場(chǎng)效應(yīng)管單一電阻襯底模型與本文襯底模型輸出特性對(duì)比

4 結(jié)束語(yǔ)

本文研究了基于BSIMSOI場(chǎng)效應(yīng)晶體管的襯底模型提取方法。一種新型的測(cè)試結(jié)構(gòu)漏-源短接、體開路的場(chǎng)效應(yīng)管被制造出來，用以提取襯底寄生網(wǎng)絡(luò)，并通過與有效覆蓋面積的關(guān)系得到MOS場(chǎng)效應(yīng)管不同尺寸下的襯底寄生網(wǎng)絡(luò)的初值。文中給出漏-源短接、襯底開路的晶體管和一組不同柵指數(shù)目相同柵寬、柵長(zhǎng)尺寸的SOI MOS?FETs等效拓?fù)浣Y(jié)構(gòu)元件的詳細(xì)提取流程，同時(shí)展示了器件兩端口散射參數(shù)仿真數(shù)據(jù)與測(cè)試數(shù)據(jù)的對(duì)比，表明了文中射頻寄生參數(shù)提取算法的準(zhǔn)確性和有效性，證實(shí)了襯底模型參數(shù)提取方法的可行性和實(shí)用性。

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周文勇（1989-），男，漢族，湖北黃岡人，杭州電子科技大學(xué)在讀研究生，跟隨導(dǎo)師劉軍從事研究微納半導(dǎo)體器件測(cè)試、建模和集成電路CAD技術(shù)，337080551@ qq.com；

劉 軍（1977-），男，浙江建德，愛爾蘭都柏林城市大學(xué)博士學(xué)位，主要從事微納半導(dǎo)體器件測(cè)試、建模和集成電路CAD技術(shù)研究，Ljun77@163.com。

A New Substrate Model Extraction Method for RF SOI MOSFET*

ZHOU Wenyong，LIU Jun*，WANG Jie
（Key Laboratory of RF Circuits and Systems，Ministry of Education，Hangzhou Dianzi University，Hangzhou 310027，China）

Substrate parasitic network modeling and parameter extraction have significant influence on the model?ing of output characteristics for RF SOI MOSFET devices.The isolation between the introducing bulk region of the BOX layer and the Si substrate is considered.The traditional common-source structure that connecting source，body and substrate together to ground couldn’t distinguish the substrate parasitic network with the active region. An improved test structure was proved to extract the substrate parasitic parameters by connecting the drain and source as output port and gate as input port.An accurate substrate modeling method based on different fingers was developed to build SOI MOSFETs models.The simulating S parameter matched the measured result quite well under 20 GHz.

RF SOI MOSFET；substrate model；test structure；parameter extraction

TN386.1

A

1005-9490（2016）06-1302-07

2570

10.3969/j.issn.1005-9490.2016.06.005

項(xiàng)目來源：浙江省自然科學(xué)基金項(xiàng)目（LY13F040005）

2015-11-27 修改日期：2016-01-16