龍 強 ，田 澤，唐龍飛，王 晉

(1.中航工業(yè)西安航空計算技術研究所，陜西 西安 710068；2.集成電路與微系統(tǒng)設計航空科技重點實驗室，陜西 西安 710068)

?

一種SATA III失調鎖相環(huán)擴頻時鐘產生器設計

龍 強1,2，田 澤1,2，唐龍飛1,2，王 晉1,2

(1.中航工業(yè)西安航空計算技術研究所，陜西 西安 710068；2.集成電路與微系統(tǒng)設計航空科技重點實驗室，陜西 西安 710068)

擴頻時鐘產生器可以分散頻率諧波的能量、減小單位帶寬內的輻射能量，因此，擴頻時鐘產生器廣泛應用在SATA III等系統(tǒng)中。給出了一種基于失調鎖相環(huán)技術的SATA III擴頻時鐘產生器的設計方法。在擴頻時鐘產生器中，一個低頻擴頻信號和一個直接數字頻率合成器進行頻率合成，然后和一個高頻信號混頻，產生一個更高的調制參考源。擴頻時鐘產生器采用1.2 V 0.13 μm CMOS工藝，功耗為21.16 mW,主要的頻率功率減小了16 dB，芯片面積0.7*0.45 mm2。測試結果表明,采用失調鎖相環(huán)技術,擴頻時鐘產生器具有較低的時鐘抖動,較小的EMI輻射功率，較好地滿足了SATA III的需求 。

擴頻時鐘產生器；鎖相環(huán)；SATA III；失調

0 引言

電磁干擾是電子產品尤其是SOC(片上系統(tǒng))中一個必須處理的嚴重問題。擴頻時鐘技術是降低電磁干擾的影響最有效的方法之一。擴頻時鐘技術將中心頻率附近的能量分散到一個較寬的帶寬中，因此減小了時鐘頻率的基波和高次諧波的電磁干擾。在參考文獻[1]中，給出了幾種擴頻技術，第一種擴頻技術是通過直接調制壓控振蕩器的控制電壓來達到輸出信號的擴頻，但是工藝的變化會影響工作頻率的精度[2]。第二種方法是通過結合相位差值技術的多相位輸出時鐘源來實現擴頻功能，但是相位差值器的非線性會嚴重降低擴頻時鐘的性能[3]。第三種方法是用精確的數字控制來調制分頻器[4]，通過小數頻率合成器的輔助來實現高精度的擴頻時鐘，但是這種方法會引入低頻雜散，必須通過Sigma-Delta調制器來進行噪聲整形[5]，因此，帶寬被鎖相環(huán)的窄帶寬或者非線性而限制在一定的范圍內，同時也增加的電路設計的復雜度。

針對上述幾種擴頻時鐘產生器的優(yōu)缺點，本文提出了一種失調鎖相環(huán)擴頻時鐘產生器的結構，失調鎖相環(huán)技術通過調制輸入參考信號來實現擴頻功能。采用較高的輸入參考時鐘頻率可以增大帶寬、減小參考時鐘的時鐘周期，當任何噪聲注入到環(huán)路的時候，鑒頻鑒相器(PFD)可以快速地校準輸入誤差，在擴頻時鐘產生器的輸出端達到較低的本征抖動。

1 系統(tǒng)結構

1.1 失調鎖相環(huán)

失調鎖相環(huán)廣泛應用在低成本全球移動通信(GSM)手持終端的發(fā)射路徑中。失調鎖相環(huán)由一個經典的鎖相環(huán)和失調下混頻器構成，其系統(tǒng)架構如圖1所示[6]。

圖1 失調鎖相環(huán)系統(tǒng)架構

失調鎖相環(huán)將調制的中頻信號混頻至射頻載波頻率，并跟蹤帶通濾波器的濾波信號，在不需要雙工器的情況下可以抑制GSM接收頻帶內的噪聲信號。失調鎖相環(huán)與經典鎖相環(huán)的不同，在于失調鎖相環(huán)的壓控振蕩器的輸出不變，而重新產生頻率調制參考輸入。失調鎖相環(huán)的這種特性適用于低成本和低功耗的無線收發(fā)器等應用領域。

1.2 擴頻時鐘產生器架構

基于失調鎖相環(huán)OPLL和直接數字頻率合成器(DDFS)的擴頻時鐘產生器的電路結構如圖2所示。

圖2 擴頻時鐘產生器

擴頻時鐘產生器由2個環(huán)路構成，環(huán)路1產生一個高頻參考時鐘使得環(huán)路2具有更寬的帶寬。環(huán)路2是一個失調鎖相環(huán)，將擴頻時鐘的輸出鎖定在調制的參考輸入信號上面。通過選擇合適的帶寬，級聯的鎖相環(huán)具有較小的抖動[7-9]。如果第一級鎖相環(huán)可以實現一個適度頻率的低相位噪聲壓控振蕩器，那么通過鎖相環(huán)的級聯可以大大減輕參考頻率和壓控振蕩器的相位噪聲問題。DDFS產生一個30～60 MHz的擴頻信號，擴頻信號和環(huán)路1的輸出信號進行單邊帶混頻，為PFD產生一個參考時鐘信號。在不被Sigma-Delta量化噪聲影響的情況下，DDFS對于低頻調制來說具有較小的頻率分辨率和快速的頻率切換。為了簡化和驗證基于失調鎖相環(huán)的擴頻時鐘產生器的功能，DDFS信號和環(huán)路2的8.04 GHz的參考源由片外提供。

擴頻時鐘產生器中的失調鎖相環(huán)的工作原理如圖3所示。信號fin/4和fddfs通過混頻器A混頻，在PFD的輸入端產生一個fref=fin/4-fddfs的參考信號，參考信號介于1.95～1.98 GHz之間；混頻器B將fin/4和輸出信號fout相混頻，在PFD的反饋端口產生一個fdb=fout-fin/2的反饋信號。

圖3 失調鎖相環(huán)工作原理

當失調鎖相環(huán)鎖定在參考信號fref時，反饋信號fdb和參考信號fref完全等價，如式(1)所示：

(1)

得到：

(2)

fout介于5.97～6 GHz之間。

1.3 帶內噪聲

在典型的鎖相環(huán)中，壓控振蕩器的相位噪聲、參考信號的抖動和鎖相環(huán)其他模塊的噪聲在輸出端引入了抖動，在小于鎖相環(huán)的環(huán)路帶寬處的頻偏處的抖動貢獻表現為帶內噪聲。鎖相環(huán)的帶內噪聲嚴重依賴于鎖相環(huán)的輸出頻率和參考頻率。低頻抖動取決于電荷泵的噪聲，電荷泵噪聲電流轉換成輸出相位噪聲的傳輸函數如式3所示[8]:

(3)

式中，SiCP為電荷泵的電流噪聲譜，ICP為電荷泵電流，N為分頻比。N/ICP與鎖相環(huán)的環(huán)路帶寬成反比，由式(3)可知，環(huán)路帶寬越大，帶內噪聲越?。煌瑫r，在大的帶寬下，VCO貢獻較小的噪聲，因此在輸出端產生較小的抖動。本文設計的失調鎖相環(huán)的帶寬為5 MHz，遠大于典型鎖相環(huán)的帶寬和DDFS 33 kHz的調制頻率。

2 電路結構

2.1 單邊帶混頻器

單邊帶混頻器I/Q信號的失配影響其性能，因此，混頻器的輸出信號不是一個理想的正弦信號；除了失配之外，由于單邊帶混頻器的輸入信號諧波的交叉乘積項引入的非線性會在整個頻帶內引入雜散。在本文中，采用雙平衡單邊帶混頻器，雙平衡單邊帶混頻器如圖4所示，雙平衡單邊帶混頻器取消了尾電流，提高了混頻器的線性度，同時可以提高混頻器的電壓裕度，適合高速運算[10]。

圖4 雙平衡單邊帶混頻器

2.2 壓控振蕩器

本文采用了一個采用片上電感的LC互補壓控振蕩器，壓控振蕩器具有低相位噪聲、低功耗的特點，壓控振蕩器的電路圖如圖5所示。

圖5 壓控振蕩器

采用NMOS和PMOS互補的結構，降低了壓控振蕩器的功耗，提高了壓控振蕩器的輸出信號的幅度，降低了壓控振蕩器的噪聲。采用了一個差分的電感，極大地減小了電感所占用的芯片面積。由于積累型的NMOS可變電容器具有單調的C-V曲線，因此采用了這種結構，保證了VCO具有固定的增益，同時可變電容器提供的15%的調諧范圍較好的補償了PVT的變化對VCO增益的影響。在仿真的情況下，VCO在1 MHz的頻率偏移處達到了-110 dBc/Hz的相位噪聲[11]。

2.3 鑒頻鑒相器

由于鑒頻鑒相器采用高頻的輸入參考頻率，因此，本文采用了預充電的鑒頻鑒相器[11]，它由2個同樣的帶有異步復位信號的D觸發(fā)器構成，輸出信號的激活直接依賴于輸入信號，因此它不存在同時使電荷泵的UP、DN信號同時開啟的門延遲，對電荷泵的充放電電流的失配的要求大幅降低。預充電鑒頻鑒相器的電路圖如圖6所示。

圖6 鑒頻鑒相器電路圖

2.4 分頻器

單邊帶混頻器通過正交信號來產生2個頻率的加、減操作。所采用的壓控振蕩器具有很高的震蕩頻率，為了適應高速分頻的需求，分頻器采用了無尾電流的CML電路，產生單邊帶混頻器所需要的5.97～6 GHz的正交信號[12]。分頻器的電路圖如圖7所示。分頻器由2個CML D觸發(fā)器構成主從結構，在設計過程中綜合考慮電路的功耗和速度，采用合適的晶體管尺寸。

圖7 CML分頻器

3 測試結果分析

本文設計的擴頻時鐘產生器采用TSMC 0.13 μm CMOS工藝，芯片顯微照片如圖8所示。

圖8 擴頻時鐘產生器芯片顯微照片

8.04 GHz的射頻輸入信號和4相正交頻率調制信號由安捷倫N4901A和泰克AWG520片外產生。

輸出信號擴頻之前與擴頻之后的頻譜如圖9所示，通過對比2個輸出頻譜，可以輕易地得出，采用33 kHz的三角波調制輸入參考頻率,電磁干擾減小了19.98 dB,向下擴頻了30 MHz,滿足SATA III擴頻5 000 ppm的設計要求。

圖9 輸出頻譜

在1.2 V的電源電壓下，擴頻時鐘產生器消耗21.16 mW的功率，也滿足了電子類產品低功耗的需求。整個芯片面積僅有0.7*0.45 mm2。

擴頻時鐘產生器的性能指標如表1所示。

表1 擴頻時鐘產生器性能指標

4 結束語

采用失調鎖相環(huán)技術和DDFS技術實現了具有擴頻功能的三角波調制擴頻時鐘產生器，詳細分析了擴頻時鐘產生器的系統(tǒng)架構以及帶內噪聲，并給出了擴頻時鐘產生器中壓控振蕩器、分頻器和鑒頻鑒相器的設計電路，最后給出了實驗結果，各項指標滿足了SATA III對擴頻時鐘的要求。

[1] Hardin K,Fessler J T,Bush D R.Spread Spectrum Clock Generation for the Reduction of Radiated Emissions[C]∥Proc IEEE Int Symp On Electromagnetic Compatibility,1994：227-231.

[2] H S Li,Y C Cheng,D Puar.Dual-Loop Spread-Spectrum Clock Generator[C]∥ Proc IEEE Int.Solid-State Circuit Conf.Feb,1999：184-185.

[3] Aoyama M.3Gbps,5000ppm Spread Spectrum SerDes PHY with Frequency Tracking Phase Interpolators for Serial ATA[C]∥Proc.VLSI Circuits Symp.Jun.2003：107-110.

[4] Kokubo M.Spread-spectrum Clock Generator for Serial ATA Using Fractional PLL Controlled by Modulator with Level Shifter[C]∥Proc.IEEE Int.Solid-State Circuit Conf .,Feb.2005：160-161 .

[5] Lee H R,Kim O,Ahn G,et al.A Low Jitter 5000ppm Spread Spectrum Clock Generator for Multi-channel SATA Transceiver in 0.18 mm CMOS[C]∥Proc.IEEE Int.Solid-State Circuit Conf Feb.2005:162-163

[6] Yamawaki T.A 2.7-V GSM RF Transceiver IC[J].IEEE J.Solid-State Circuits,1997,32 :2089-2096.

[7] Razavi B.The Role of PLLs in Future Wireline Transmitters[J].IEEE Trans Circuits Syst.I,2009(56):1786-1793.

[8] Remco C H.A 2.5-10-GHz Clock Multiplier Unit With 0.22-ps RMS Jitter in Standard 0.18um CMOS[J].IEEE J.Solid-State Circuits,2004(39):1862-1872.

[9] Jieh-Tsorng Wu.A 2V 100MHz CMOS Vector Modulator[C]∥ Proc.IEEE Int.Solid-State Circuit Conf.,Feb.1997:80-81.

[10]Hsu J M.A 0.18-um CMOS Offset-PLL Up-conversion Modulation Loop IC for DCS 1800 Transmitter[J].IEEE J.Solid-State Circuits,2003(38):603-613.

[11]蔡鵬飛,李青平,楊 懿,等.基于諧波混頻技術的寬帶頻綜的設計[J].無線電通信技術,2013,39(4):73-75.

[12]張會珂,徐松毅,石 柳.多進制正交擴頻技術在散射通信中的應用[J].無線電通信技術,2015,41(2):82-84.

Design on a SATA III SSCG Based on Offset Phase Locked Loop

LONG Qiang1,2,TIAN Ze1,2,TANG Long-fei1,2,WANG Jin1,2

(1.Aeronautical Computing Technique Research Institute,AVIC,Xi'an Shaanxi 710068,China;2.Aeronautical Science and Technique Key laboratory of Integrate circuit and Micro-system Design,Xi'an Shaanxi 710068,China)

In this paper,a spread spectrum clock generator(SSCG)based on Offset phase-locked loop(OPLL)technique for Serial AT Attachment 3(SATA III)is given.The SSCG can spread the energy of frequency harmonics and reduce the radiated power per unit bandwidth,so,the spread spectrum generator is widely applied in SATA III system.In the proposed architecture,a low frequency spread spectrum signal is synthesized by a direct digital frequency synthesizer(DDFS)and mixed with a high frequency signal to produce a higher modulated reference clock.The SSCG is manufactured by using a 0.13um CMOS process technology,and the chip area is 0.7*0.45mm2,the main tone power is reduced by 16dB and the power consumption is only 21.16mW from power supply of 1.2V.The test results show that the SSCG has low clock jitter,low EMI radiate power by using OPLL technology,which can satisfy the requirement of SATA III.

SSCG;OPLL;SATA III;EMI

10.3969/j.issn.1003-3114.2016.06.19

龍 強，田 澤，唐龍飛，等.一種SATA III失調鎖相環(huán)擴頻時鐘產生器設計[J].無線電通信技術,2016,42(6):73-76.

2016-07-19

龍 強(1979—),男,工程師，博士,主要研究方向為:射頻集成電路鎖相環(huán)以及射頻前端。田 澤(1967—),男,研究員，博士,主要研究方向為:VLSI設計、SoC設計方法學、嵌入式微處理器體系結構與VLSI實現、嵌入式應用系統(tǒng)開發(fā)。

TN792

A

1003-3114(2016)06-73-4