田增山，李 路

(重慶郵電大學 移動通信技術重慶市重點實驗室，重慶 400065)

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TD-LTE多帶寬數(shù)字下變頻設計與FPGA實現(xiàn)*

田增山，李 路**

(重慶郵電大學 移動通信技術重慶市重點實驗室，重慶 400065)

分時長期演進(TD-LTE)系統(tǒng)為了滿足各種環(huán)境的需要，支持6種不同的帶寬和基帶速率。為了滿足TD-LTE系統(tǒng)多帶寬和多速率的要求，設計了一種兼容TD-LTE多帶寬和多速率的多帶寬數(shù)字下變頻方案。方案中采用了時分復用技術、抽取濾波的合理搭配和高性能濾波器實現(xiàn)了資源優(yōu)化和輸出信號的高信噪比。此外，對數(shù)字混頻器和抗混疊濾波器進行改進，設計出了基于坐標旋轉數(shù)字計算法(CORDIC)的流水線型混頻器和高速并行可配置濾波器。軟件仿真和硬件測試證明了TD-LTE多帶寬數(shù)字下變頻的正確性，且具有靈活性、高性能和低資源消耗的特點以及較高的工程實用價值。

分時長期演進系統(tǒng)；數(shù)字下變頻；多帶寬；數(shù)字混頻器；抗混疊濾波器；現(xiàn)場可編程門陣列

1 引 言

隨著無線通信技術的迅速發(fā)展，如今時分長期演進(Time Division-Long Term Evolution,TD-LTE)技術在全球范圍內(nèi)引領了一波4G的潮流，許多地區(qū)已經(jīng)部署了TD-LTE系統(tǒng)，學術界已經(jīng)放眼5G標準的制定[1]。TD-LTE采用了正交頻分復用和多輸入多輸出為物理層關鍵技術，使得系統(tǒng)具有更高的傳輸速率和支持高速移動終端等優(yōu)勢[2-3]；采用了多帶寬和多速率的技術，從而適應不同的環(huán)境需求。數(shù)字下變頻技術是TD-LTE系統(tǒng)接收機的核心模塊，研究數(shù)字下變頻技術有著非常重要的意義和工程實用價值。

目前，主流的數(shù)字下變頻方案主要分為單模數(shù)字下變頻和多模融合數(shù)字下變頻。文獻[4]闡述了一種常用的單模數(shù)字下變頻方案，主要的模塊包括數(shù)字混頻器、濾波器和抽取等，設計優(yōu)點是分級處理可以降低濾波器的階數(shù)。該方案可以適用大部分單模系統(tǒng)，但不適用多模系統(tǒng)，原因是設計難度大和消耗資源多。文獻[5]通過對單模數(shù)字下變頻方案進行改進，提出了多模融合的數(shù)字下變頻方案，通過靈活的配置實現(xiàn)了多模的融合與切換。為了滿足各種環(huán)境的需要，TD-LTE系統(tǒng)支持6種不同的帶寬和基帶速率[6]，TD-LTE數(shù)字下變頻系統(tǒng)需要兼容6種不同的帶寬和基帶速率。目前的數(shù)字下變頻方案都需要消耗太多的硬件資源才能滿足多帶寬和多速率的需求，并且設計復雜不適用于工程。

根據(jù)TD-LTE系統(tǒng)的特殊需求，本文設計了一種支持多帶寬的數(shù)字下變頻方案，巧妙地利用了信號帶寬間的關系，通過靈活的開關選擇與配置可以實現(xiàn)TD-LTE 6種不同帶寬和基帶速率的靈活切換，通過時分復用技術、抽取濾波的合理搭配和高性能濾波器實現(xiàn)了資源優(yōu)化和輸出信號的高信噪比。本文首先對TD-LTE系統(tǒng)的參數(shù)進行分析與設計，在此基礎上完成了方案設計與優(yōu)化，然后對數(shù)字混頻器和抗混疊濾波器的設計做了改進，最后通過軟件仿真和硬件測試，驗證了方案的正確性與工程實用價值。

2 系統(tǒng)參數(shù)分析與設計

根據(jù)文獻[4]中下變頻的設計原理，我們需要知道TD-LTE系統(tǒng)的中頻頻率fIF、采樣率fs、混頻本振f0、降采樣倍數(shù)。

2.1 中頻頻率、采樣率和混頻本振的設計

中頻頻率fIF要同時兼顧射頻和基帶的訴求。對射頻而言，當中頻頻率較大時，鏡像頻率與載頻的距離較遠，前端容易濾除鏡像頻率干擾[7]。對基帶來說，中頻越低越好處理。在通信系統(tǒng)中，標志中頻一般有70 MHz、140 MHz以及720 MHz等。綜合考慮，中頻頻率fIF選取為140 MHz。

為了下變頻的簡單化和A/D采樣后頻譜不混疊，采樣速率要求是基帶信號碼片速率的整數(shù)倍和滿足式(1)帶通采樣定理：

(1)

TD-LTE系統(tǒng)支持最大20MHz帶寬，基帶速率為30.72Msample/s，fIF為140MHz，根據(jù)式(1)以及兼顧芯片的性能和硬件電路布線的難度，采樣率頻率fs選取為122.88MHz。

模擬中頻信號以122.88MHz的頻率采樣后，得到中心頻率為17.12MHz的數(shù)字信號，即中頻頻率與采樣率的差。數(shù)字混頻的目的是將信號搬移至零頻，易得混頻本振頻率f0為17.12MHz。

2.2 降采樣倍數(shù)

TD-LTE系統(tǒng)支持6種不同的帶寬和基帶速率，不同的基帶速率、帶寬以及對應的降采樣倍數(shù)關系如表1所示[6]。降采樣倍數(shù)取值范圍為4～64，跨度較大，且15 MHz帶寬時需要分數(shù)倍的降采樣，這就要求TD-LTE數(shù)字下變頻的輸出要兼顧6種不同帶寬和基帶速率輸出。

表1 TD-LTE不同帶寬和基帶速率的降采樣倍數(shù)

Tab.1 Down sample rate of varying bandwidth and baseband rate in TD-LTE

采樣率/MHz基帶速率/(Msample·s-1)帶寬/MHz降采樣倍數(shù)插值率抽取率122.8830.7220414122.8823.041516/3316122.8815.3610818122.887.68516116122.883.84332132122.881.921.464164

3 多帶寬數(shù)字下變頻方案設計

3.1 多帶寬數(shù)字下變頻

圖1為本文設計的TD-LTE多帶寬數(shù)字下變頻架構，其核心模塊包括數(shù)字混頻模塊、降采樣濾波模塊以及控制模塊。數(shù)字混頻模塊由數(shù)控振蕩器與兩個乘法器構成，實現(xiàn)信號零中頻處理。降采樣濾波模塊包括四級抽取濾波與一級插值濾波。由于6種帶寬下都需要至少4倍的降采樣處理，所以前兩級抽取濾波均為固定的2倍抽取和20 MHz帶寬的HBF濾波器；后面的3倍插值與兩級16倍抽取濾波是可選擇和參數(shù)可配置的FIR濾波器；控制模塊通過對插值、抽取和濾波器的靈活選擇與配置可以實現(xiàn)6種不同帶寬和基帶速率的切換。

圖1 TD-LTE多帶寬數(shù)字下變頻架構

Fig.1 Architecture of TD-LTE multi-bandwidth digital down converter

本方案的優(yōu)勢：

(1)巧妙地利用了信號帶寬間的關系，通過靈活的開關選擇與配置可以實現(xiàn)TD-LTE 6種不同帶寬和基帶速率的靈活切換；

(2)通過3倍的插值以及16倍的抽取巧妙地實現(xiàn)了16/3分數(shù)倍的降采樣；

(3)在數(shù)字下變頻輸出末端有兩個系數(shù)可配置高性能濾波器FIR(I3)和FIR(Q3)，其過渡帶陡峭用于濾除帶外噪聲，保證了信號輸出高信噪比。

3.2 多帶寬數(shù)字下變頻資源優(yōu)化

圖1中方案雖然可以很好地兼容TD-LTE系統(tǒng)，但兩級可配置FIR抗混疊濾波器的階數(shù)仍然比較大，且I/Q兩路的降采樣濾波在結構上是重復的，這都造成了資源的浪費。

如圖2所示，對數(shù)字下變頻方案進行優(yōu)化：通過并串轉換模塊將I/Q兩路的降采樣濾波復用成一路，將減少近一半的資源消耗；將兩級可配置FIR抽取濾波換成四級HBF抽取濾波，每級抽取率為2，且抽取濾波同樣可配，將大大減少濾波器系數(shù)的階數(shù)。以1.4 MHz的帶寬下為例，方案一的兩個FIR濾波器的總階數(shù)為90，方案二中4個HBF濾波器的總階數(shù)為52，HBF濾波器系數(shù)偶數(shù)點都為零，實際上僅用了32次乘法。因此，四級可配置的HBF濾波器要比兩級可配置的FIR濾波器節(jié)省一半以上的資源。

圖2 TD-LTE多帶寬數(shù)字下變頻資源優(yōu)化架構

Fig.2 Optimized architecture of TD-LTE multi-bandwidth digital down converter

綜上所述，資源優(yōu)化后的方案優(yōu)點是采用時分復用技術和抽取濾波的合理搭配節(jié)省了大量硬件資源，缺點是增加了時分復用上的設計難度。考慮工程實現(xiàn)，節(jié)約資源的設計將更具有優(yōu)勢。

4 多帶寬數(shù)字下變頻的FPGA實現(xiàn)

由圖2可知，多帶寬數(shù)字下變頻主要包括數(shù)字混頻器、并串與串并轉換器、抽取插值模塊和抗混疊濾波模塊。由于并串與串并轉換和抽取插值模塊比較簡單，下面主要對混頻器模塊和抗混疊濾波器模塊的實現(xiàn)進行詳細介紹。

4.1 基于CORDIC的混頻器模塊設計

混頻器由數(shù)控振蕩器與兩個乘法器構成，數(shù)控振蕩器采用坐標旋轉數(shù)字計算法(Coordinate Rotation Digital Compute,CORDIC)。

在圓周上，向量旋轉可建立關系式[8]：

(2)

設置旋轉角度θ：tanθi=di2-i，旋轉角度θ可以通過N次連續(xù)旋轉一系列預定的角度θi來完成。設zi為旋轉角度與目標角度的偏差，當zi<0時，di=1，其他情況下di=-1，di決定下次迭代的角度旋轉方向。迭代公式可表示為

(3)

(4)

為了避免在運算中增加校正運算，先去掉模校正因子，Ki的乘積可以直接作為系統(tǒng)處理的增益。式(3)簡化后經(jīng)過N次迭代得

(5)

初始值x0=K·s(n)，y0=0，z0=2πf0n/fs。式(5)可表示為

(6)

由式(6)可知，通過對CORDIC算法的改進，在設計數(shù)控振蕩器的同時完成了數(shù)字混頻的功能，節(jié)省了兩個乘法器，迭代可以通過相加和移位完成，易于FPGA實現(xiàn)。

圖3為本文設計的流水線型CORDIC混頻器的實現(xiàn)結構。第一部分完成了±π/2的相位旋轉，因為CORDIC算法旋轉的最大角度為θ≈±99.89°，為了讓θ的覆蓋范圍擴展到±π，當輸入相位超出±π/2時，需要進行±π/2的初始化旋轉。在每一級的迭代中的3個選擇加法器分別完成了該級中xi、yi、zi的迭代，加/減控制信號為上一級中的di信號，i位右移實現(xiàn)了乘2-i運算。

圖3 16級流水線CORDIC混頻器的實現(xiàn)結構

Fig.3Implementationstructureof16-stagepipelinedCORDICmixer

流水線型CORDIC混頻器主要解決了查找法需要大量存儲資源的問題，在設計數(shù)控振蕩器的同時完成了數(shù)字混頻的功能，節(jié)省了兩個乘法器。流水線型CORDIC實現(xiàn)了一個高速、高精度的混頻器，易于FPGA實現(xiàn)。

4.2 抗混疊濾波器的設計

濾波器輸入x(n)，濾波系數(shù)h(n)，輸出信號y(n)，則濾波器的時域卷積為

(7)

由式(7)可以設計出一般并行的FIR濾波器的實現(xiàn)結構，如圖4所示，需要N個移位寄存器、乘法器、存儲器和N-1個加法器。

圖4 傳統(tǒng)的FIR濾波器的實現(xiàn)結構

Fig.4 Implementation structure of the traditional FIR filter

該FIR結構不能滿足可配置濾波器的需求并且會消耗太多的乘法器。由于FIR濾波器的濾波系數(shù)h(n)是關于中心對稱的，式(7)轉化為

(8)

由式(8)可知，可以先將對稱位置的數(shù)據(jù)相加，再與抽頭系數(shù)相乘，可以節(jié)約一半的乘法器和存儲器。如圖5所示為本文設計的可配置并行FIR濾波器實現(xiàn)結構，將對稱系數(shù)的乘法進行結合，將節(jié)約一半的乘法器；通過添加可配置抽頭系數(shù)模塊，可以實現(xiàn)濾波器的靈活配置，改變?yōu)V波器的抽頭系數(shù)，使多個濾波器共享硬件資源。

圖5 可配置并行FIR濾波器實現(xiàn)結構

5 軟件仿真與硬件測試

5.1 Matlab仿真結果

根據(jù)上文中的系統(tǒng)參數(shù)和下變頻的Matlab算法，仿真得到圖6所示的下變頻功能仿真頻譜圖和圖7所示的基帶信號頻譜圖。圖6(a)為輸入的中頻數(shù)據(jù)的頻譜，中心頻率在17.12 MHz；圖6(b)為中頻信號經(jīng)過數(shù)字混頻后被搬移到零頻，在高頻部分有其鏡像頻率；圖6(c)和圖6(d)分別為混頻后的信號經(jīng)過第一級HBF濾波和抽取后的頻譜圖，第一級HBF對52.44～61.44 MHz的阻帶噪聲進行了約40 dB的衰減，對該信號進行2倍抽取不會發(fā)生鏡像混疊，如圖6(d)所示。這說明HBF半帶濾波器的設計達到了預期要求。

(a)中頻數(shù)據(jù)的頻譜圖

(b)數(shù)字混頻后的頻譜圖

(c)第一級HBF濾波后的頻譜圖

(d)第一級抽取后的頻譜圖

Fig.6 Spectrum of digital down conversion function simulation spectrum chart

圖7 基帶信號的仿真頻譜圖

Fig.7 Spectrum of baseband signal

圖6(d)中信號的鏡像干擾還是較大，經(jīng)過多級濾波抽取之后，得到如圖7所示的基帶信號的頻譜圖，信號帶寬為1.4 MHz，信號經(jīng)過高性能FIR濾波器帶外噪聲抑制為80 dB。以上從頻域分析了算法設計的正確性。

為了驗證數(shù)字下變頻的正確性，對上述仿真得到的基帶數(shù)據(jù)進行算法驗證。圖8為利用輔同步信號(Secondary Synchronization Signal，SSS)序列做的定時粗同步的相關峰，可以看到相關峰很明顯，還正確解出了小區(qū)ID=293和CP=0等系統(tǒng)信息，驗證了數(shù)字下變頻的正確性。

圖8 定時粗同步的相關峰

Fig.8 Correlation peak of coarse timing synchronization

5.2 硬件測試結果

圖9為軟件無線電平臺，包括射頻板、基帶板和上位機等。將多帶寬數(shù)字下變頻的FPGA設計移植到FPGA芯片?？罩蠺D-LTE信號經(jīng)過射頻板混頻和放大后AD采樣到中頻信號，再經(jīng)數(shù)字下變頻到基帶信號。通過邏輯分析儀捕捉到的FPGA中數(shù)字下變頻信號如圖10所示，圖中是各級降采樣濾波模塊的數(shù)據(jù)信號以及數(shù)據(jù)有效標志位。

圖9 硬件測試平臺

Fig.9 Hardware test platform

圖10 抽取濾波的信號時域圖

Fig.10 Signal time domain diagram of extraction filter

為了驗證多帶寬數(shù)字下變頻的正確性，本文還進行了小區(qū)搜索的FPGA設計與移植。圖11為定時粗同步信號圖，可以看到時域波形與圖8的仿真基本一致，有明顯的相關峰值，同時解得CP=0和ID=293，驗證了工程的正確性。

圖11 定時粗同步的信號圖

Fig.11 Signal of coarse timing synchronization

5.3 資源對比分析

傳統(tǒng)的TD-LTE中頻一般通過并行多通道的方式實現(xiàn)多種帶寬和模式的切換，本文通過靈活的開關選擇與復用技術實現(xiàn)TD-LTE多帶寬。表2為兩種不同實現(xiàn)方式的FPGA的資源消耗的對比，使用的FPGA芯片是EP4SGX230KF40C2。

表2 不同實現(xiàn)方法的資源比較

Tab.2 Resource comparison between different implementation methods

實現(xiàn)方法邏輯資源存儲資源乘法器傳統(tǒng)并行多通道1006562368080120本文改善方法4645867361644

從表2中可以看出，本文改善方法在邏輯資源、存儲資源和乘法器等方面都比傳統(tǒng)方法節(jié)約相當多的資源。

6 結 論

針對TD-LTE系統(tǒng)支持6種不同帶寬和基帶速率的特性，本文首先設計了TD-LTE數(shù)字下變頻的參數(shù)，根據(jù)參數(shù)和通用數(shù)字下變頻的架構設計了可以兼容6種不同帶寬和基帶速率的數(shù)字下變頻；通過采用復用技術對方案進行資源優(yōu)化，并對混頻器和濾波器的設計進行改進和優(yōu)化。仿真結果表明了本方案的正確性和高性能，硬件測試結果說明各個模塊在FPGA芯片上解析出的結果是正確的，證明本文方案的正確性和具有很好的工程實用價值。

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田增山(1968—)，男，河南人，1999年于電子科技大學獲博士學位，現(xiàn)為教授，主要研究方向為無線通信、衛(wèi)星導航、無線定位；

TIAN Zengshan was born in Henan Province,in 1968.He received the Ph.D. degree from University of Electronic Science and Technology of China in 1999.He is now a professor.His research concerns wireless communication,satellite navigation,wireless localization.

李 路(1990—)，男，湖北人，碩士研究生，主要研究方向為無線通信。

LI Lu was born in Hubei Province,in 1990.He is now a graduate student.His research concerns wireless communication.

Email:lilu_cqupt@163.com

Design and FPGA Implementation of Multi-bandwidth Digital Down Converter in TD-LTE System

TIAN Zengshan，LI Lu

(Chongqing Key Laboratory of Mobile Communications Technology,Chongqing University of Posts and Telecommunications,Chongqing 400065,China)

Time division-long term evolution(TD-LTE) system needs to support six different bandwidths and baseband rates,in order to satisfy the requirements of various environments.To meet the demand of multi-bandwidth and multi-rate in TD-LTE system,a multi-bandwidth digital down converter(DDC) scheme is designed which can support the flexible switch of multi-bandwidth and multi-rate.The proposed scheme takes advantage of the time division multiplexing,the reasonable collocation and the high performance filter techniques to achieve resource optimization and high signal-to-noise ratio(SNR) of output signal.In addition,a parallel Coordinate Rotation Digital Compute(CORDIC) frequency mixer and a high speed parallel configurable filter are proposed by improving the digital mixer and anti-aliasing filter.Software simulations and hardware tests verify the correctness of the multi-bandwidth DDC scheme.And the proposed scheme is featured by flexibility,high performance,low resource consumption and high value for practical engineering.

TD-LTE system;digital down converter;multi-bandwidth;digital frequency mixer;anti-aliasing filter;field programmable gate array

10.3969/j.issn.1001-893x.2016.07.017

田增山，李路.TD-LTE多帶寬數(shù)字下變頻設計與FPGA實現(xiàn)[J].電訊技術，2016,56(7):808-814.[TIAN Zengshan，LI Lu.Design and FPGA implementation of multi-bandwidth digital down converter in TD-LTE system[J].Telecommunication Engineering,2016,56(7):808-814.]

2015-12-24；

2016-03-04 Received date:2015-12-24；Revised date：2016-03-04

國家自然科學基金資助項目(61301126)；重慶市基礎與前沿研究計劃項目(cstc2013jcyjA40041,cstc2013jcyjA40032)；重慶郵電大學博士啟動基金(A2012-33)

Foundation Item:The National Natural Science Foundation of China(No.61301126)；The Fundamental and Frontier Research Project of Chongqing(cstc2013jcyjA40041,cstc2013jcyjA40032)；The Dr.Start-up Foundation of Chongqing University of Posts and Telecommunications(A2012-33)

TN929.5

A

1001-893X(2016)07-0808-07

**通信作者：lilu_cqupt@163.com Corresponding author：lilu_cqupt@163.com