株洲中車時(shí)代電氣股份有限公司通信信號(hào)事業(yè)部 馬茗崗 羅永升 孫 尚 陳 展

基于CPLD的多電源上電時(shí)序的控制設(shè)計(jì)

株洲中車時(shí)代電氣股份有限公司通信信號(hào)事業(yè)部 馬茗崗 羅永升 孫 尚 陳 展

隨著高速數(shù)字信號(hào)的快速發(fā)展，對(duì)集成多核和高速接口的處理器的電源的上電時(shí)序的設(shè)計(jì)則越來(lái)越重要，嚴(yán)格的上電時(shí)序保證了器件免受損壞和進(jìn)入良好的工作狀態(tài)；基于CPLD的多電源上電時(shí)序的控制設(shè)計(jì)則更加可靠、穩(wěn)定、精確。

電源；上電時(shí)序；CPLD

1　引言

隨著高速數(shù)字信號(hào)的快速發(fā)展，對(duì)數(shù)字信號(hào)的處理方式也越來(lái)越豐富，而集成多核和高速接口的處理器為復(fù)雜的嵌入式系統(tǒng)的設(shè)計(jì)提供了便利和靈活；電源作為集成電路的食量，在整個(gè)設(shè)計(jì)中是不可或缺的，而上電時(shí)序的步步為營(yíng)，正是開(kāi)啟各個(gè)集成電路模塊之門的重中之重，嚴(yán)格的上電時(shí)序保證了器件免受損壞和進(jìn)入良好的工作狀態(tài)。而傳統(tǒng)的上電時(shí)序由時(shí)序控制電路（延遲電路）來(lái)控制，這種方式很容易受外界環(huán)境的影響（如溫度），基于CPLD控制的上電時(shí)序則更加可靠和穩(wěn)定，比延遲電路更加精確。

2　多電源的上電時(shí)序

在集成電路的設(shè)計(jì)中，整個(gè)系統(tǒng)或者一塊主板內(nèi)部存在著多電源的供電，如5V、3.3V、1.8V、1.5V、1.2等，從開(kāi)機(jī)上電、內(nèi)核上電（CPU、FPGA、DSP）、IO上電，整個(gè)上電的過(guò)程都有嚴(yán)格的時(shí)序控制，這個(gè)控制上電的先后順序就是上電時(shí)序。

圖1　延遲電路控制多電源上電

大量的器件如CPU、FPGA和DSP相互之間的供電電壓不同，上電時(shí)序不同；同一器件，內(nèi)核和IO之間的上電時(shí)序也有嚴(yán)格的要求，而混亂的上電時(shí)序?qū)?huì)讓整個(gè)系統(tǒng)崩潰或者器件損壞，嚴(yán)格的上電時(shí)序保證了器件免受損壞和進(jìn)入良好的工作狀態(tài)。

圖2 CPU上電時(shí)序圖

圖2中描述了一款CPU上電時(shí)序圖，其中EVDD是IO供電電壓，SD VDD為SDRAM或者DDR供電電壓，PLLVDD為鎖相環(huán)供電電壓，I VDD為CPU內(nèi)核供電電壓。

在傳統(tǒng)的上電時(shí)序控制中，通過(guò)延時(shí)電路來(lái)控制，在設(shè)置延時(shí)電路時(shí)，數(shù)據(jù)手冊(cè)則一般給出上電的軟啟動(dòng)（soft-start）計(jì)算公式，根據(jù)公式來(lái)確定上電的時(shí)間，不同的電源模塊則會(huì)有不同的計(jì)算公式。而延時(shí)電路的器件電容很容易受到溫度的影響，使得上電時(shí)序不精確。

圖3　CPLD控制多電源上電

圖4　基于CPLD的多電源上電時(shí)序的控制設(shè)計(jì)流程圖

3　基于CPLD的多電源上電時(shí)序的控制

為了達(dá)到更精確，更穩(wěn)定的上電時(shí)序，在原有的上電時(shí)序的方式中，做出改進(jìn)，通過(guò)CPLD來(lái)控制多電源的上電時(shí)序。在DC-DC線性穩(wěn)壓器模塊中由“ON/OFF”或者“EN/SSN”引腳，用來(lái)使能電源模塊的輸出，而本文的設(shè)計(jì)就是利用CPLD來(lái)控制這些使能引腳，已達(dá)到精確的控制電源上電時(shí)序的目的，如圖3所示

采用可編程邏輯器件CPLD的設(shè)計(jì)具有較強(qiáng)的靈活性，通過(guò)硬件描述語(yǔ)言對(duì)其進(jìn)行編程設(shè)計(jì)?；贑PLD的多電源上電時(shí)序的控制設(shè)計(jì)流程圖如圖4所示。

首先禁止所有的電源模塊輸出，使能CPU、FPGA和DSP等器件的復(fù)位功能；通過(guò)CPLD的計(jì)數(shù)來(lái)控制延時(shí)輸出使能信號(hào)，達(dá)到精確的控制上電時(shí)序的目的；使能信號(hào)使能電源模塊輸出各個(gè)電壓，并檢測(cè)各個(gè)電壓的輸出情況，當(dāng)正確時(shí)，電壓輸出后使能時(shí)鐘信號(hào)，然后結(jié)束復(fù)位，當(dāng)不正確時(shí)觸發(fā)報(bào)警復(fù)位等處理。

4　結(jié)束語(yǔ)

本文闡述了基于CPLD的多電源上電時(shí)序的控制的一種設(shè)計(jì)方案，并和利用延時(shí)電路來(lái)控制上電時(shí)序進(jìn)行了了對(duì)比，而基于CPLD控制的上電時(shí)序則更加可靠和穩(wěn)定，比延遲電路更加精確，因?yàn)镃PLD能靈活和更準(zhǔn)確的編程實(shí)現(xiàn)計(jì)數(shù)延時(shí)，并且CPLD受環(huán)境的影響相對(duì)較小。

[1]MCF548x ColdFire Microprocessor,Rev.4[Z].Freescale,2007.

[2]劉寶明,蘇培培.高功耗嵌入式單板計(jì)算機(jī)的電源設(shè)計(jì)與實(shí)現(xiàn)[J].計(jì)算機(jī)工程與設(shè)計(jì),2012,33(3):941-946.

[3]廖建興.通信設(shè)備低壓BUCK電源模塊設(shè)計(jì)要求[J].應(yīng)用分析,2015,1:46-50.

Supply Voltage Sequence Control Design Based on CPLD

MA Minggang，LUO Yongsheng，SUN Shang，Chen Zhan
（Signal & Communication Business Unit，Zhuzhou CRRC Times Electric Co.，Zhouzhou，Hunan 412001，China）

With the rapid development of high speed digital signal，the integration of multi cores and high speed interface processors on the supply voltage sequence is more and more important，strict sequencing could ensure the devices from damage and enter a better working condition；Supply voltage sequence control design based on CPLD is more reliable，stable and accurate.

Supply Voltage；Supply Voltage Sequence；CPLD

馬茗崗（1989—），男，碩士研究生，主要從事列控車載信號(hào)的研究與應(yīng)用。