涂正林，趙晨光

(中國船舶重工集團公司第723研究所，揚州 225001)

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多通道同步時鐘技術

涂正林，趙晨光

(中國船舶重工集團公司第723研究所，揚州 225001)

隨著陣列天線應用的發(fā)展，通訊、儀表、雷達、電子戰(zhàn)等行業(yè)已不再滿足于單通道高速模數轉換器(ADC)的使用，因此多通道同步采樣技術得到長足發(fā)展?；贏DI公司主流器件搭建了一個可行的多通道同步采樣架構。

多通道；同步時鐘；陣列采樣

0 引 言

隨著陣列數字信號處理技術的發(fā)展，單通道模數轉換器(ADC)采樣已不能滿足通訊、儀表、雷達、電子戰(zhàn)等行業(yè)需求，這促進了多通道高速ADC同步采樣技術的長足發(fā)展與進步。這項技術面臨的最大挑戰(zhàn)除ADC的采樣速度和接口速度匹配，還有如何控制這些先進的ADC同步采樣、同步傳輸、同步存儲以及數據重構等。本文基于TI公司高速器件搭建了一個可行的多通道同步采樣架構。

1 多通道同步采樣的3個關鍵要素

1.1 采樣時鐘的同步

一般陣列時鐘以功分器組陣，它的優(yōu)點是組陣方案簡單易行，缺點是若陣面孔徑較大，則體積重量會隨之增大，對時鐘源功率也要求較高。如果ADC采用壓控振蕩器(VCO)+鎖相環(huán)(PLL)的獨立時鐘，比如ADI公司的LMX2531、LMX2582等器件，優(yōu)點是體積小，重量輕，時鐘雜散和相噪控制較好；缺點則是每個采樣板之間時鐘相對獨立，不能同步[1]。各AD板時鐘之間相位差是隨機的，最壞的情況是，某2個子陣時鐘相差π，此時2個時鐘延時達到最大值。對于1GHz采樣時鐘，時間延時：

根據存在誤差時陣列天線方向圖公式：

(1)

由上式可以推導出以下幾種情況[3]：

當存在幅相誤差時，陣列天線增益損失：

(2)

當各陣元幅度加權相等時，波束指向誤差方差：

(3)

當存在相位誤差時，波束平均旁瓣電平：

(4)

從公式(2)可知，當陣元數N較大時，陣列天線增益損耗只與相位誤差成正比；從公式(3)可知，波束指向誤差正比于相位誤差，但與陣元數成反比；從公式(4)可知，旁瓣電平隨相位誤差的增大而抬高。

從以上計算可以看到，在中頻頻率更高的場合，即使時鐘間延時非常微小，相位差都會導致后端很大的通道間相位采樣誤差，而相位誤差增大會導致數字波束增益下降，旁瓣惡化，主波束指向偏離。

1.2 系統(tǒng)參考信號的同步

在各通道時鐘同步的前提下，系統(tǒng)同步參考信號在多通道同步采樣系統(tǒng)中十分重要，它也是周期信號，用于ADC內部多幀時鐘的前沿對準。系統(tǒng)同步參考信號不僅讓多通道同步采樣系統(tǒng)進行時鐘前沿同步，同時也實現了整個ADC系統(tǒng)的同步數據傳輸。如果陣列存儲系統(tǒng)沒有收到同步參考信號，各個通道采集的數據將被認為無效而忽略。因此，同步參考信號將對系統(tǒng)陣列數據采集、同步傳輸和存儲起著關鍵作用。外部系統(tǒng)參考信號用于對齊所有的內部時鐘相位和本地多幀時鐘到一個特定的采樣時鐘邊緣，允許在一個系統(tǒng)中的多個設備同步，并最大限度地減少時間和定位的不確定性。

1.3 數據傳輸的同步

高速ADC器件都有SYNC*輸入引腳，它是ADC的一個對外接口，用于數據傳輸同步，它的時序產生也是依賴采樣時鐘和SYSREF，由現場可編程門陣列(FPGA)統(tǒng)一觸發(fā)產生。有了這個同步輸入引腳，使大規(guī)模ADC組陣成為可能。

2 多通道時鐘和控制設計與分析

早期時鐘同步使用功分器和射頻電纜，通過調整射頻電纜長度保證各通道時鐘同步，再以SYSREF進行采樣時鐘前沿對齊。其基本框圖見圖1。

圖1 早期多通道同步采樣

但這種方法只適用于通道較少的情況，而且時鐘源功率要求較大，同步精度不高，調試需要矢量分析網絡、高精度等相電纜，調試維護工作量較大，遇到差分時鐘要求的ADC器件，還需使用類似ADT1-1WT等射頻變壓器轉換。由于射頻變壓器的個體差異，各通道原本同步的時鐘會再次失配。 隨著電子器件工作頻段的不斷提高，當前相當數量的高速ADC時鐘都可以由集成電路直接提供，并且現在高速ADC支持多種類型的時鐘信號，包括LVDS時鐘信號。本文選用TI公司推出的LMX2581鎖相時鐘源、高速ADC芯片ADS54J40和多通道時鐘分配器LMK01010搭建了1個多通道同步采樣系統(tǒng)框架。

LMK01010是TI公司LMK01000系列高速時鐘分配芯片，它具有以下優(yōu)點：

(1) 8路獨立可編程LVDS時鐘，支持0～1 600 MHz；

(2) 全局時鐘輸出同步，支持多片時鐘同步；

(3) 30 fs時鐘抖動@20 MHz；

(4) 芯片內任一時鐘輸出都可以獨立完成延時、移相、分頻等操作；

(5) 最多可同時為8個高速ADC提供等頻率(分頻)同步高速時鐘。

其基本框圖如圖2所示。

圖3是以單片LMK01010為核心的多通道ADC同步采樣系統(tǒng)，其中LMX2531作為LMK01010唯一的驅動，為整個同步采樣系統(tǒng)提供統(tǒng)一的時鐘源；ADS54J40采樣率1 GSPS并支持LVDS時鐘。FPGA為AD54J40經過直接數字控制器(DDC)后的采樣數據分配傳遞給后端的信號存儲分析系統(tǒng)。

圖2 LMK01010框架簡圖

圖3 單片LMK01010為核心的多通道采樣系統(tǒng)

然而在某些場合，幾路ADC同步采樣并不能滿足對數量龐大的傳感器系統(tǒng)采樣分析的需求。因此，對于大規(guī)模通道傳感器場合，可以充分利用LMK01010芯片中SYNC*全局時鐘控制信號實現多片時鐘分配芯片的組合，驅動更大數量的ADC進行同步采樣。

圖4中每一個LMK01010都有一個獨立的時鐘源，它們分配時鐘的同步控制都由高精度前沿正對的SYNC*[N]來實現。同步時序如圖5所示。

圖4 多片LMK01010架構的多通道同步采樣系統(tǒng)

圖5 多片時鐘分配同步時序

圖5中，SYNC*[N]抽取任意一路時鐘同步信號，CLK[1，n]為第1片LMK01010芯片的第n路時鐘輸出(n=1,3,5,7；n=2,4,6,8分頻后作為SYSREF使用);CLK[2，n]為第2片LMK01010芯片的第n路時鐘輸出；SYSREF[3，n]為第3片LMK01010芯片的系統(tǒng)參考信號。這樣選取時鐘邏輯進行測量比較，能客觀反映多片LMK01010芯片系統(tǒng)中由SYNC*控制的同步情況。

相對于高頻的時鐘信號，頻率低得多的視頻信號SYNC*[N]更容易實現前沿正對。但隨著ADC陣列板的數量不斷增加，SYNC*[N]控制線的長度差也會越來越大，這個長度差對SYNC*延時影響根據傳輸線介電常數ε的不同而不同，如表1所示。

選取介電常數2.3進行計算，信號傳輸延時的計算公式為：

(5)

假設最長傳輸線與最短傳輸線的長度差為1.5 m，那么它們之間SYNC*傳輸時間差為7.58 ns。這樣的時間差是無法讓板間LMK01010的時鐘同步的，SYNC*信號在傳輸線中的延遲補償設計也必須重點設計。根據上述計算，知道在一個強調高度同步的采樣系統(tǒng)中，首先選擇好同步信號傳輸線，保證其電長度誤差在設計范圍；如果實際長度之間存在誤差，還可以根據時鐘前沿實際測量結果，通過LMK01010的時鐘延遲通道或者移相，對時鐘同步進行微調。

表1 介電常數延遲對照表

LMK01010不僅可以在單板中為ADC及其外部接口提供高精度的同步時鐘，還可以應用于ADC的組陣。在設計指標允許范圍內，通過SYNC*管腳將LMK01010組陣，再通過其8路時鐘輸出將ADC同步組陣，以滿足大陣面場合的應用需求。只要對SYNC*前沿進行精心設計，并輔以芯片內部移相和延遲功能，ADC陣面可以進一步擴展。以LMK01010為核心的時鐘設計方案具有體積小、重量輕、功耗低、工作頻帶寬、設計一致性好、擴展能力強、生產調試方便、陣元微調能力突出等優(yōu)點。

3 結束語

多通道同步采樣時鐘是系統(tǒng)同步的先決條件，設計方案不同，選取器件不同，設計方法也有不同?，F在各大公司廠家根據設計師要求提供了各種不同的時鐘分配芯片，方便電子設計師的設計和調試，同時也為多通道采樣系統(tǒng)的小型化、實用化提供了技術支持。類似系統(tǒng)可以廣泛應用于多輸入多輸出系統(tǒng)、電磁環(huán)境采集與檢測、雷達電子戰(zhàn)、陣列聲納等領域。

[1] 孫進才，朱維杰.信號相位匹配原理及其應用[M].西安：西北工業(yè)大學出版社，2007.

[2] 畢增軍，徐晨曦，張賢志.相控陣雷達資源管理技術[M].北京：國防工業(yè)出版社，2016.

[3] MAILLOUX R J.Phased Array Antenna Handbook[M].Boston,America：Artech House，1993.

Multi-channelSynchronousClockTechnology

TUZheng-lin,ZHAOChen-guang

(The723InstiuteofCSIC，Yangzhou225001，China)

Withdevelopmentoftheapplicationofarrayantenna,communication,instrumentation,radar,electronicwarfareandotherindustriesarenolongersatisfiedwiththeuseofsinglechannelhigh-speedanalogtodigitalconverter(ADC),somulti-channelsynchronoussamplingtechnologyhasbeengreatlydeveloped.Thispaperconstructsaviablemulti-channelsynchronoussamplingarchitecturebasedonthemainstreamdevicesofADICo..

multi-channel;synchronousclock;arraysampling

2016-06-11

TN

A

CN32-1413(2016)05-0094-04

10.16426/j.cnki.jcdzdk.2016.05.024