李宗偉,叢 寧,熊興崟,韓可都,楊長春

(1.中國科學(xué)院地質(zhì)與地球物理研究所,北京100029;2.中國科學(xué)院大學(xué),北京 100049)

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新型電容式MEMS加速度計數(shù)字接口電路設(shè)計

李宗偉1,2,叢 寧1,2,熊興崟1,2,韓可都1,楊長春1

(1.中國科學(xué)院地質(zhì)與地球物理研究所,北京100029;2.中國科學(xué)院大學(xué),北京 100049)

MEMS加速度計接口電路主要采用傳統(tǒng)sigma-delta架構(gòu)實現(xiàn),但這種方式中的電路失調(diào)電壓很容易產(chǎn)生積分飽和現(xiàn)象.為解決這個問題,本文設(shè)計了一種可以用于鉆井、石油勘探等微弱信號檢測的新型數(shù)字電容接口電路.該設(shè)計在電容式MEMS加速度傳感器基礎(chǔ)上,采用FPGA實現(xiàn)數(shù)字三階環(huán)路濾波器,構(gòu)成5階sigma-delta系統(tǒng).采用數(shù)字環(huán)路濾波器降低了ASIC模擬電路版圖設(shè)計與芯片測試難度,利于快速優(yōu)化環(huán)路濾波器設(shè)計參數(shù),改善系統(tǒng)穩(wěn)定性和優(yōu)化系統(tǒng)噪聲性能.前置放大器采用一種相對簡單的相關(guān)雙采樣技術(shù),能夠有效減小前置放大器的失調(diào)電壓.根據(jù)MEMS加速度計前置放大器輸出信號符合正態(tài)分布的特點,設(shè)計了帶有一定預(yù)測功能的8-bit瞬時浮點ADC,實現(xiàn)模擬與數(shù)字環(huán)路濾波器互聯(lián).在200Hz帶寬內(nèi),該接口電路系統(tǒng)噪聲基底達到53.09ng/rt(Hz),滿足系統(tǒng)噪聲設(shè)計要求.前置放大器與ADC采用XFAB XH018混合信號CMOS工藝流片,開環(huán)測試表明,前置放大器的靈敏度和噪聲分別為0.69V/pF和3.20μV/rt(Hz).

接口電路;MEMS;sigma-delta;ADC

1 引言

相對于傳統(tǒng)加速度檢波器,MEMS(Micro-Electro-Mechanical System)加速度計具有體積小、成本低、靈敏度高、容易集成等優(yōu)勢,同時閉環(huán)時具有動態(tài)范圍大、線性度好與帶寬高等優(yōu)點,其應(yīng)用范圍越來越廣泛,如汽車、智能手機、鉆井勘探[1,2]等領(lǐng)域.在MEMS加速度計信號檢測的方法中,電容檢測是一種主要的檢測手段,具有低噪聲、低溫度系數(shù)和高靈敏度等特點.電容檢測加速度計需要專用的讀出電路處理電容信號,目前主要是采用開關(guān)電容電路來檢測MEMS電容變化信號[3～7].開關(guān)電容檢測電路主要包括前置放大器、PID(Proportion-Integration-Differentiation)控制器以及靜電力反饋等模塊,靜電力反饋實現(xiàn)閉環(huán)控制,可以達到良好的線性度以及大動態(tài)范圍.電容檢測加速度計系統(tǒng)主要采用sigma-delta架構(gòu)[2,4～7],即傳感器的電容信號經(jīng)過前置放大器轉(zhuǎn)換成電壓信號,然后經(jīng)過模擬PID環(huán)路濾波器調(diào)整并經(jīng)過1bit比較器CMP(Comparator)輸出比特流,最后經(jīng)過1bit DAC(Digital-to-Analog-Converter)實現(xiàn)靜電力閉環(huán)控制.受接口電路電子噪聲影響,特別是前置放大器以及PID控制器噪聲水平限制,上述sigma-delta接口電路架構(gòu)目前的噪聲水平在1μg/rt(Hz)左右,很難實現(xiàn)高靈敏度需求.在上述sigma-delta架構(gòu)中PID控制器目前主要采用模擬辦法實現(xiàn),對ASIC(Application Specific Integrated Circuit)版圖設(shè)計要求比較高,如參數(shù)匹配要求等.此外,在ASIC設(shè)計與實現(xiàn)過程中,由于器件工藝誤差等因素,前置放大器和PID控制器等模塊會產(chǎn)生失調(diào)電壓,而失調(diào)電壓會使得存在積分器的電路產(chǎn)生積分飽和.故實際中想要測試得到系統(tǒng)模塊的具體參數(shù)比較困難,特別是測試PID參數(shù),目前沒有十分有效的測試手段.

為了解決失調(diào)電壓而產(chǎn)生的積分飽和等問題,采用數(shù)字方式實現(xiàn)成為一種趨勢.微弱信號數(shù)字處理方式在MEMS陀螺儀[8,9]中發(fā)展比較早,即電容信號轉(zhuǎn)化為電壓信號后采用ADC(Analog-to-Digital-Converter)將代表加速度信號的電壓信號數(shù)字化后通過FPGA(Field-Programmable-Gate-Array)或者DSP(Digital-Signal-Processor)進行處理.這樣可以降低ASIC版圖對PID的設(shè)計要求,同時采用FPGA或者DSP可以快速優(yōu)化PID的設(shè)計參數(shù),提高產(chǎn)品研發(fā)效率.這種數(shù)字處理方案近幾年才開始在MEMS加速計中應(yīng)用[3,10～12],如Colibrys公司與Hewlett-Packard公司在MEMS加速度計sigma-delta架構(gòu)中均開始使用ADC進行數(shù)字化處理.基于上述數(shù)字方案可以消除積分飽和與消除模擬PID的噪聲對系統(tǒng)噪聲影響等優(yōu)點,本文對數(shù)字架構(gòu)MEMS加速度計進行系統(tǒng)建模,理論分析了信號傳遞函數(shù)與量化噪聲傳遞函數(shù),引入ADC所產(chǎn)生的量化噪聲對系統(tǒng)噪底的影響,根據(jù)系統(tǒng)噪聲要求確定采用新型數(shù)字方案所需ADC的位數(shù).文中分析了前置放大器AFE的工作原理,引入了一種相對簡單的相關(guān)雙采樣技術(shù)用于消除前置放大器偏置電壓.然后在非均勻量化ADC[3,13～15]的基礎(chǔ)上,根據(jù)MEMS加速計輸出信號的分布特點,引入新型瞬時浮點ADC,優(yōu)化了ADC量化噪聲對系統(tǒng)的影響.最后給出芯片前置放大器AFE開環(huán)測試時噪聲測試結(jié)果以及線性測試結(jié)果.

2 系統(tǒng)架構(gòu)

在MEMS加速度計sigma-delta閉環(huán)讀出電路基礎(chǔ)上,引入瞬時浮點ADC,使得前置放大器AFE(Analog-Front-End)輸出的模擬信號直接轉(zhuǎn)化為數(shù)字信號,然后將數(shù)字信號在FPGA/DSP中進行數(shù)字處理并通過1bit比較器輸出bit流,最后通過1bit DAC進行靜電力反饋實現(xiàn)閉環(huán)控制.本文的五階系統(tǒng)是由MEMS傳感器與三階數(shù)字PID控制器構(gòu)成,能有效增加系統(tǒng)的線性范圍與提高系統(tǒng)噪聲水平.系統(tǒng)引入ADC后其噪聲性能會受到量化器量化噪聲的影響,為確保系統(tǒng)噪聲性能要求,需要確定系統(tǒng)所需ADC的位數(shù),具體分析如下.

根據(jù)圖2所示系統(tǒng)線性模型,可以根據(jù)系統(tǒng)的輸入輸出關(guān)系:

V=((A-K3V)M(s)K0+Q)H(z)K1K2+Q1

(1)

根據(jù)式(1)可以得到系統(tǒng)的信號傳遞函數(shù)STF以及量化噪聲傳遞函數(shù)NTF表達式如下:

(2)

(3)

(4)

(5)

(6)

若Vfs=5V,仿真得到1-bit量化器CMP與n-bit量化器(n=4,6,8,10,12,14,16)的噪聲功率譜密度如下圖3(b)所示,在200Hz帶寬內(nèi),仿真得到ADC量化噪聲Q對系統(tǒng)的影響遠大于比較器量化噪聲Q1對系統(tǒng)的影響.本文實現(xiàn)系統(tǒng)的輸入范圍為±0.4g,動態(tài)范圍大于120dB,為了達到高靈敏度需求,系統(tǒng)的噪聲基底要低于-130dBg/rt(Hz).故在系統(tǒng)設(shè)計時需要考慮ADC的量化噪聲對系統(tǒng)噪聲的影響,ADC的位數(shù)至少8-bit.

3 前置放大器

前置放大器是為了完成將電容式MEMS加速度計傳感器電容變化量轉(zhuǎn)化為電壓的核心部分,其電路偏置電壓對后面調(diào)理電路PID影響很大,一般采用相關(guān)雙采樣技術(shù)[6,16,17](Correlated Double Sampling,CDS)進行消除.與文獻[6,16,17]所采用的CDS技術(shù)相比,本文所設(shè)計相關(guān)雙采樣技術(shù)結(jié)構(gòu)簡單,易于實現(xiàn)并能夠有效降低電路偏置電壓,同時降低了對時鐘的需求,其實現(xiàn)原理圖如下圖4所示.其中VP/VN是加在MEMS傳感器電極上的正負參考電壓,VCOM是共模電壓,其大小為(VP+VN)/2,VT/VC/VB是三明治MEMS加速度計的三個電極.在檢測階段開始前,開關(guān)phsg接通VC使得中間極板上的電壓為VCOM,進行清零,這樣可以保證phsi接通后放大器輸入端電壓基本一致.檢測開始后,ph2階段讀出電容變化量并轉(zhuǎn)化為電壓信號輸出給后續(xù)電路.當(dāng)傳感器受到外界加速度信號影響的情況下,質(zhì)量塊產(chǎn)生位移變化,位移變化會產(chǎn)生電容變化,而電容變化量通過AFE轉(zhuǎn)化為電壓量輸出,完成讀出過程.檢測結(jié)束后ph1階段對反饋電容進行清零并存儲電路失調(diào)電壓,并在下一個周期的ph2階段進行抵消失調(diào)電壓.最后系統(tǒng)輸出的bitstream利用開關(guān)phtc與phbc進行數(shù)字反饋,實現(xiàn)閉環(huán)操作.前置放大器AFE的等效電路如圖5所示,當(dāng)質(zhì)量塊產(chǎn)生位移變化x時,對應(yīng)的上下極板電容差為:

(7)

當(dāng)x<

(8)

4 瞬時浮點ADC

前置放大器AFE輸出的模擬信號Vx通過ADC轉(zhuǎn)化為數(shù)字信號,然后交給數(shù)字環(huán)路濾波器PID進行處理.為實現(xiàn)量化處理,同時滿足系統(tǒng)噪聲要求,本設(shè)計采用了ADC為8-bit瞬時浮點SAR ADC.所謂瞬時浮點是指此n-bit ADC可以在一定程度上預(yù)測輸入信號大小,并根據(jù)輸入信號調(diào)整參考源電壓大小,達到大信號量化誤差大小信號量化誤差小,實現(xiàn)(n+1)bits或者更高的分辨率,如下圖6所示.當(dāng)輸入信號幅度大于Vref/2時,參考電壓保持Vref不變,按照LSB1進行量化并輸出對應(yīng)的數(shù)字碼;當(dāng)輸入信號幅度在Vref/2與Vref/4之間時,調(diào)整參考電壓為Vref/2,按照LSB2進行量化輸出對應(yīng)的數(shù)字碼;當(dāng)輸入信號的幅度小于Vref/4時,將參考電壓改變?yōu)閂ref/4,根據(jù)LSB3進行量化并輸出數(shù)字信號.采用瞬時浮點ADC的主要是因為MEMS加速度計讀出信號的分布在在ADC輸入范圍內(nèi)不是均勻分布的,從仿真與實際測試結(jié)果看,該加速度計系統(tǒng)的信號符合正態(tài)分布,如下圖7所示.與文獻[4,13～15]所提到的非均勻量化ADC相比,本設(shè)計的主要優(yōu)點是既符合MEMS加速度計信號呈現(xiàn)正態(tài)分布需求,也能夠適應(yīng)信號分布不具備任何特點的需求,實際應(yīng)用更加廣泛.考慮到ADC轉(zhuǎn)換速率以及實際設(shè)計的復(fù)雜度,本文設(shè)計了8-bit瞬時浮點SAR ADC,在信號中心范圍內(nèi)達到了10-bit分辨率.圖8比較了4-bit傳統(tǒng)型ADC與本文所提到的瞬時浮點3-bit ADC的量化誤差,在中心值附近,本文方法所設(shè)計的3-bit ADC的量化誤差與4-bit傳統(tǒng)ADC量化誤差相同,采用本文提到的方法可以有效減小ADC面積.此外,適當(dāng)?shù)脑黾硬煌膮⒖茧妷?如Vref/8等,可以進一步提高ADC的性能.

5 系統(tǒng)仿真與測試

本文基于三明治MEMS加速度計模型,搭建了五階Simulink系統(tǒng)模型如下圖9所示.在本設(shè)計中主要噪聲包括布朗噪聲、前置放大器噪聲以及KT/C噪聲[18～23].由于PID采用數(shù)字方式如FPGA實現(xiàn),能夠有效避免模擬方式實現(xiàn)PID產(chǎn)生的放大器噪聲以及KT/C噪聲等,故在系統(tǒng)建模時數(shù)字PID不會引入噪聲.假定以上噪聲均為高斯白噪聲,參考實際前置放大器噪聲測試結(jié)果,如圖12(a),系統(tǒng)建模時取放大器噪聲為3.2μV/rt(Hz),ADC的位數(shù)取8-bit,分別代入傳統(tǒng)的ADC即均勻量化ADC、非均勻量化ADC[4,13～15]和本文IFP ADC,仿真噪聲頻譜圖結(jié)果如下圖10所示.圖10(a)所示結(jié)果為表示ADC的位數(shù)相同時,系統(tǒng)引入文獻[4,13～15]中的非均勻量化ADC的噪聲水平優(yōu)于引入傳統(tǒng)均勻量化ADC的噪聲水平,引入本文設(shè)計的瞬時浮點ADC時系統(tǒng)噪聲水平優(yōu)于引入非均勻量化ADC時的噪聲水平.表1所示不同類型ADC和同一類型ADC不同位數(shù)時的仿真結(jié)果,無論哪種類型的ADC隨著位數(shù)的提高,系統(tǒng)的噪聲基底會明顯改善.從表1所示結(jié)果可以得到,電容式MEMS加速度計使用本文設(shè)計IFP ADC作為量化器,且ADC的位數(shù)大于等于8-bit時,其量化噪聲對系統(tǒng)噪聲的影響可以忽略.從實驗結(jié)果可以看出,當(dāng)IFP ADC的位數(shù)大于等于8-bit時,新型電容MEMS加速度計數(shù)字接口電路的整體噪聲性能主要受制于前置放大器的噪聲性能.當(dāng)IFP ADC的位數(shù)為8-bit時,在200Hz帶寬范圍內(nèi)系統(tǒng)的噪聲基底為53.09ng/rt(Hz).圖10(b)表示受制于前置放大器布朗噪聲、放大器噪聲以及開關(guān)熱噪聲等的影響,ADC位數(shù)高于8-bit時對系統(tǒng)噪聲的改善效果十分有限,這與前面理論分析時確定ADC的位數(shù)為8-bit相對應(yīng).

本設(shè)計的前置放大器與ADC采用XH018混合信號CMOS工藝進行流片,模擬電壓為12V,數(shù)字電壓為3.3V,版圖如下圖11所示.整個芯片的面積為8.44mm2,其中前置放大器與高壓開關(guān)的面積為1.91mm2,ADC的面積為1.29mm2.采用安捷倫35670A對前置放大器進行噪聲測試,測試結(jié)果如圖12(a)所示,在200Hz帶寬內(nèi),其輸出噪聲基底約為3.20μV/rt(Hz).結(jié)合芯片上電容補償陣列測得AFE開環(huán)的靈敏度為0.69V/pF,如圖12(b)所示,同時AFE可測的MEMS傳感器電容變化范圍大于±6pF.

表1 不同類型ADC以及不同位數(shù)對系統(tǒng)噪聲性能

6 結(jié)論

本文在傳統(tǒng)的sigma-delta電容式MEMS加速計讀出電路系統(tǒng)中引入了ADC,完成系統(tǒng)建模與仿真.通過仿真與理論分析了采用本文的數(shù)字方案所需ADC的位數(shù)與系統(tǒng)噪聲的關(guān)系,為系統(tǒng)模型提供支撐.根據(jù)仿真結(jié)果確定達到系統(tǒng)對噪聲的要求,需要ADC的位數(shù)至少為8-bit.本文采用的前置放大器采用了一種較簡單的相關(guān)雙采樣實現(xiàn)方案,既消除電路失調(diào)電壓,又降低了AFE電路對時鐘的需求.根據(jù)AFE輸出信號符合正態(tài)分布的特點,提出了IFP ADC,既適應(yīng)與本文所設(shè)計的MEMS加速計系統(tǒng),也適應(yīng)于其他微弱信號檢測電路系統(tǒng),應(yīng)用范圍較非均勻量化ADC更加廣泛,同時相同位數(shù)的IFP ADC所產(chǎn)生的量化噪聲較均勻量化ADC和非均勻量化ADC產(chǎn)生的量化噪聲對系統(tǒng)噪聲的影響更小.此外,ADC量化后的數(shù)字信號交由數(shù)字PID處理,降低了模擬PID版圖設(shè)計復(fù)雜度,能夠有效提高PID參數(shù)優(yōu)化效率,消除了模擬方案PID噪聲對系統(tǒng)性能的影響,消除了電路失調(diào)電壓產(chǎn)生的積分飽和現(xiàn)象.通過仿真,當(dāng)IFP ADC為8-bit時,在200Hz帶寬內(nèi),本文設(shè)計的 5階MEMS加速度計系統(tǒng)的噪聲可以達到53.09ng/rt(Hz),噪聲優(yōu)于設(shè)計需求.前置放大器和ADC采用XH018工藝進行流片,開環(huán)測試結(jié)果顯示AFE的噪聲為3.20μV/rt(Hz),開環(huán)增益為0.69V/pF,達到系統(tǒng)設(shè)計要求.

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李宗偉 男,1987年2月出生于山東聊城市.2010年畢業(yè)于青島科技大學(xué),之后進入中國科學(xué)院地質(zhì)與地球物理研究所進行碩博連讀,主要從事MEMS傳感器系統(tǒng)設(shè)計、模數(shù)混合電路設(shè)計及MEMS接口電路ASIC設(shè)計方面的有關(guān)研究.

E-mail: lizongwei@mail.iggcas.ac.cn

叢 寧 女,1987年12月出生,吉林松原人.2010年畢業(yè)于東北石油大學(xué)電子與信息技術(shù)專業(yè),2010年進入中國科學(xué)院地質(zhì)與地球物理研究所,現(xiàn)為碩博連讀生,從事數(shù)?；旌想娐吩O(shè)計方面的有關(guān)研究.

E-mail: congning@mail.iggcas.ac.cn

A New Type Capacitive MEMS Accelerometer Digital Interface Circuit Design

LI Zong-wei1,2,CONG Ning1,2,XIONG Xing-yin1,2,HAN Ke-du1,YANG Chang-chun1

(1.InstituteofGeologyandGeophysics,ChineseAcademyofSciences,Beijing100029,China;2.UniversityofChineseAcademyofSciences,Beijing100049,China)

The circuit offset often causes integration saturation in the traditional sigma-delta interface of capacitive MEMS accelerometers.To address this problem,a new type of capacitive digital interface circuit used for downhole exploration and oil detection is designed.This paper presents a MEMS-based 5th-order sigma-delta capacitive accelerometer,where the 3rd-order digital loop filter is realized using FPGA.This will reduce the ASIC analog circuit layout design and chip testing difficulties and is easy to optimize the loop filter parameters,which can be used to improve the system stability and optimize the noise performance.The analog-frond-end amplifier (AFE) is realized by using a simple correlated double sampling (CDS),which is one effective method to reduce circuit offset of AFE.According to the Gaussian distribution of AFE output signal,one new type 8-bit instantaneous floating point ADC (IFP ADC) is designed.The IFP ADC is used to convert analog signal of AFE to digital signal to feed the 3rd-order digital loop filter.The whole system provides a significantly low noise floor 53.09ng/rt(Hz) overall a 200 Hz bandwidth.In this work,the AFE amplifier and ADC were successfully fabricated by using XFAB XH018 mixed-signal CMOS process.Furthermore,the sensitivity and noise floor of the AFE amplifier are 0.69V/pF and 3.20μV/rt(Hz) in open loop measurement,respectively.

interface circuit;MEMS;sigma-delta;ADC

2015-08-19;

2016-02-18;責(zé)任編輯:李勇鋒

國家重大科研裝備研制(No.ZDYZ2012-1-06-04);國家科技重大專項(No.2011ZX05008-005)

TN432;TP212

A

0372-2112 (2016)10-2507-07

??學(xué)報URL:http://www.ejournal.org.cn

10.3969/j.issn.0372-2112.2016.10.032