李碩，張卓陽，楊立濱，凌志斌

（1.上海交通大學(xué)電氣工程系 上海 200240；2.國網(wǎng)青海省電力公司電力科學(xué)研究院，青海 西寧 810000）

模塊化多電平變流器控制系統(tǒng)設(shè)計(jì)

李碩1，張卓陽1，楊立濱2，凌志斌1

（1.上海交通大學(xué)電氣工程系 上海 200240；2.國網(wǎng)青海省電力公司電力科學(xué)研究院，青海 西寧 810000）

分析了模塊化多電平變流器控制系統(tǒng)的特點(diǎn)及其要求，并設(shè)計(jì)了滿足實(shí)時(shí)性和一致性要求的控制系統(tǒng)。控制系統(tǒng)采取兩級(jí)架構(gòu)，主控制器采取DSP+FPGA構(gòu)架，子模塊控制器采取FPGA控制，兩者之間采用高速工業(yè)光纖進(jìn)行控制指令和數(shù)據(jù)的傳輸。設(shè)計(jì)實(shí)現(xiàn)了載波移相調(diào)制功能，并對(duì)控制系統(tǒng)的實(shí)時(shí)性與一致性進(jìn)行分析和實(shí)驗(yàn)驗(yàn)證。

模塊化多電平換流器；控制系統(tǒng)；實(shí)時(shí)性

當(dāng)前，無功發(fā)生器（SVG）、高壓變頻器和高壓鏈?zhǔn)絻?chǔ)能系統(tǒng)采用的級(jí)聯(lián)H橋結(jié)構(gòu)，以及在柔性高壓直流輸電應(yīng)用的MMC-HVDC結(jié)構(gòu)，均屬于模塊化多電平變流器。其共性的一點(diǎn)在于不同模塊之間電位不同，不同子模塊控制系統(tǒng)之間以及主控制器與子模塊控制器之間電氣上相互隔離，隔離電壓達(dá)到10～35 kV。模塊化多電平換流器的正常工作需要主控制器與子模塊控制器的協(xié)調(diào)配合，控制器發(fā)送的控制指令能否始終及時(shí)被子控制器接受并產(chǎn)生所需的嚴(yán)格的控制、驅(qū)動(dòng)和反饋時(shí)序決定著整個(gè)系統(tǒng)能否可靠運(yùn)行。為此，必須保證主控制器與子模塊控制器通信的實(shí)時(shí)性，以及各個(gè)子模塊通信的一致性，即上位機(jī)從發(fā)送控制指令到每個(gè)子模塊接收并產(chǎn)生驅(qū)動(dòng)信號(hào)的延遲時(shí)間盡可能短且接近一致。

當(dāng)前，模塊化多電平控制系統(tǒng)構(gòu)架有兩級(jí)和三級(jí)兩大類。兩級(jí)控制系統(tǒng)架構(gòu)由主控制器和從控制器兩級(jí)組成，主控制器負(fù)責(zé)系統(tǒng)采樣、控制運(yùn)算以及PWM調(diào)制和生成，從控制器主要負(fù)責(zé)子模塊開關(guān)信號(hào)的輸出。三級(jí)控制系統(tǒng)架構(gòu)相對(duì)于兩級(jí)控制系統(tǒng)架構(gòu)增加了中間層——輔助控制器，每個(gè)輔助控制器控制一相或1個(gè)橋臂上的若干個(gè)子模塊控制器［1］。

1 模塊化多電平變流器控制系統(tǒng)特點(diǎn)

模塊化多電平變流器的主電路拓?fù)浣Y(jié)構(gòu)決定了其控制系統(tǒng)具有如下特點(diǎn)：1）控制系統(tǒng)為分布式主從結(jié)構(gòu)，主從之間和從從之間在電氣上均相互隔離；2）對(duì)上層控制器運(yùn)算處理，對(duì)于模塊數(shù)量較多的情況采用兩級(jí)控制架構(gòu)，對(duì)于模塊數(shù)量眾多的情況采用三級(jí)控制架構(gòu)，以此分擔(dān)控制處理任務(wù)；3）子模塊控制器功能和結(jié)構(gòu)相同，可相互替換；4）控制系統(tǒng)的時(shí)序控制能力要求高，需要采用高精度高頻的數(shù)字電路來實(shí)現(xiàn)；5）控制系統(tǒng)具有軟件和硬件的擴(kuò)展能力［2］。

2 控制系統(tǒng)設(shè)計(jì)

2.1 控制系統(tǒng)架構(gòu)

本文設(shè)計(jì)的模塊化多電平變流器模塊數(shù)量在100左右，因此采用了兩級(jí)控制系統(tǒng)架構(gòu)，其結(jié)構(gòu)和主控制器與子模塊控制器功能分工如圖1所示。

圖1 MMC系統(tǒng)控制框架Fig.1 Controller architecture of MMC system

主控制器采用DSP+FPGA的硬件構(gòu)架，除利用DSP的高速數(shù)據(jù)處理能力實(shí)現(xiàn)變流器功能控制算法，DSP還實(shí)現(xiàn)對(duì)電網(wǎng)電壓、橋臂電流的采樣，對(duì)采樣得到的電壓模擬量，轉(zhuǎn)換成16位的調(diào)制信息。FPGA則發(fā)揮其高速時(shí)序處理能力和資源豐富的優(yōu)勢(shì)，將來自DSP的調(diào)制數(shù)據(jù)量作為載波移相參考值，通過載波移相得到各個(gè)子模塊開關(guān)控制信號(hào)，然后將控制信號(hào)編碼通過光纖通信發(fā)送給下位機(jī)各個(gè)子模塊。DSP和FPGA之間采用雙口RAM進(jìn)行數(shù)據(jù)的交互。

子模塊控制器采用FPGA為核心輔以相關(guān)硬件電路組成。每一個(gè)子模塊由1個(gè)控制器控制，實(shí)現(xiàn)對(duì)上位機(jī)控制信息的接收；子模塊上、下2個(gè)開關(guān)管的驅(qū)動(dòng)信號(hào)及其死區(qū)的生成、過流保護(hù)；子模塊電池電壓信息及子模塊故障信息（過流故障、通訊故障）的實(shí)時(shí)監(jiān)測(cè)和信息上傳［3］。

圖2以1個(gè)子模塊為例，顯示了各個(gè)控制器之間信息交互的方式與具體內(nèi)容，主控制器DSP與FPGA之間通過FPGA內(nèi)部的雙口RAM進(jìn)行并行通信，主控制器FPGA與子模塊FPGA之間采用光纖以串行通信的方式進(jìn)行信息交互。

圖2 控制器間的信息交互Fig.2 Data exchange between controllers

2.2 載波移相設(shè)計(jì)

主控制器產(chǎn)生并發(fā)送給各個(gè)子模塊控制器的PWM控制信號(hào)采用載波移相調(diào)制技術(shù)實(shí)現(xiàn)。以每相4個(gè)子模塊級(jí)聯(lián)的拓?fù)浣Y(jié)構(gòu)為例進(jìn)行分析，主控制器FPGA產(chǎn)生4個(gè)幅值和頻率完全相同的三角波作為載波且任意2個(gè)相鄰載波的相移為90°。

實(shí)際設(shè)計(jì)中，為保證響應(yīng)速度和時(shí)序的精度，計(jì)數(shù)器的頻率設(shè)計(jì)為130 MHz，計(jì)數(shù)位數(shù)設(shè)計(jì)為16位，如此可保證控制時(shí)序的分辨率達(dá)到7.7 ns。主控制器FPGA定義4個(gè)計(jì)數(shù)器，相鄰2個(gè)計(jì)數(shù)器延時(shí)四分之一載波周期，每個(gè)計(jì)數(shù)器從零逐一加到計(jì)數(shù)峰值然后再逐一減到零。三角波作為載波的頻率為1 kHz，主控制器DSP以6 kHz的頻率更新調(diào)制信息，將16位的調(diào)制信息發(fā)送給主控制器FPGA，作為FPGA內(nèi)載波移相的比較值。通過載波與調(diào)制波的比較，即計(jì)數(shù)器值與調(diào)制數(shù)據(jù)值比較，產(chǎn)生控制子模塊的PWM。

圖3 載波移相原理圖Fig.3 Diagram of carrier phase-shifting

圖3所示為三角載波與調(diào)制波比較得到的PWM信號(hào)波形圖。圖3中從上到下依次為上橋臂子模塊1，下橋臂子模塊1，上橋臂子模塊2，下橋臂子模塊2的PWM波形，其中上橋臂和下橋臂中子模塊的控制信號(hào)互補(bǔ)。

調(diào)制信息為16位的數(shù)據(jù)，設(shè)DSP采樣得到的電壓值為U（其中U經(jīng)過抬升，范圍0～3.2 V），則調(diào)制信息：

16位的調(diào)制信息為data取整并轉(zhuǎn)換成16位2進(jìn)制數(shù)。

2.3 控制器間的通訊設(shè)計(jì)

2.3.1 主控制器DSP與FPGA信息交互

主控制器DSP和FPGA作為核心部件，向子模塊控制器發(fā)送控制信號(hào)，處理子模塊控制器上傳的子模塊信息，協(xié)調(diào)控制模塊化多電平變流器的正常運(yùn)行。

主控制器FPGA與DSP的數(shù)據(jù)交互不多，但實(shí)時(shí)性要求高，因此通過FPGA內(nèi)雙口RAM實(shí)現(xiàn)。在FPGA內(nèi)定義1塊容量為256，字長為16的雙口RAM。主控制器DSP與FPGA之間通過并行總線的形式通訊，地址總線寬度為8位，數(shù)據(jù)總線寬度為16位。如此滿足數(shù)據(jù)交換速度、數(shù)據(jù)數(shù)量和數(shù)據(jù)精度3方面的要求。

根據(jù)RAM由DSP寫入還是FPGA寫入，雙口RAM的存儲(chǔ)地址分為兩部分。

DSP向RAM寫入的數(shù)據(jù)信息包括標(biāo)志數(shù)據(jù)，控制數(shù)據(jù)以及調(diào)制信息。標(biāo)志數(shù)據(jù)指示DSP是否已經(jīng)向RAM寫入新數(shù)據(jù)。控制數(shù)據(jù)，指示調(diào)制信息是否考慮電池電壓均衡以及是否停機(jī)。

FPGA向RAM寫入的數(shù)據(jù)信息包括標(biāo)志數(shù)據(jù)、子模塊狀態(tài)信息（是否有通信故障或者過流故障）、子模塊電池電壓信息及總狀態(tài)信息。

2.3.2 主控制器FPGA與子模塊FPGA串行通信

主控制器FPGA內(nèi)產(chǎn)生一系列固定相位差的三角載波，與從DSP讀到的調(diào)制信息比較，產(chǎn)生控制每個(gè)子模塊的PWM，向下位機(jī)發(fā)送控制信號(hào)，控制下位機(jī)上、下開關(guān)管的開閉。

上位機(jī)主FPGA與下位機(jī)子模塊FPGA的信息交互，采用自定義的串行通信協(xié)議，如圖4所示。

圖4 串行通信協(xié)議圖Fig.4 Diagram of serial communication protocol

主FPGA與子模塊FPGA通訊以11位/幀的格式進(jìn)行傳輸，波特率為1 Mb/s，無論上位機(jī)向下位機(jī)發(fā)送信號(hào)還是下位機(jī)向上位機(jī)發(fā)送信息都是以相同的通訊格式，包括1個(gè)起始位、8個(gè)數(shù)據(jù)位、1個(gè)校驗(yàn)位和1個(gè)停止位。上位機(jī)主FPGA與子模塊FPGA通訊的時(shí)鐘周期為88 M，1位包含8個(gè)時(shí)鐘周期，一幀有11位，傳輸1幀所需時(shí)間1 μs。

主控制器FPGA向子模塊FPGA發(fā)送信息包括2個(gè)過程。首先主控制器FPGA與子模塊FPGA建立同步。主控制器FPGA上電后，立即向子模塊FPGA發(fā)送自定義的同步PWM，子模塊FPGA上電后立即開始檢測(cè)，如果接收到符合定義要求的PWM信號(hào)，子模塊FPGA向主控制器FPGA返回1個(gè)同步確認(rèn)信號(hào)，此時(shí)子模塊FPGA同步完成，等待接收上位機(jī)發(fā)來的控制信號(hào)。當(dāng)主控制器FPGA接收到子模塊FPGA返回的同步信號(hào)時(shí)，主控制器與子模塊控制器完成了啟動(dòng)同步過程。

同步完成后即可發(fā)送控制指令，數(shù)據(jù)位第1位，為閉鎖信號(hào)位，當(dāng)其為1時(shí)，上下開關(guān)管均關(guān)斷；為0時(shí)，開關(guān)管處于控制狀態(tài)。數(shù)據(jù)位第2位，為控制位，為1時(shí)，上管導(dǎo)通下管關(guān)閉；為0時(shí)，上管關(guān)閉下管導(dǎo)通。其余數(shù)據(jù)位為保留位。

若在系統(tǒng)正常工作過程中，主控制器或者子模塊控制器在一定時(shí)間內(nèi)沒有收到來自對(duì)方的信號(hào)，則認(rèn)為通訊中斷（如光纖連接斷開），此時(shí)主控制器與子模塊控制器重新啟動(dòng)同步校驗(yàn)，回到初始檢驗(yàn)同步的狀態(tài)，即主控制器FPGA不斷發(fā)送同步信號(hào)，子模塊FPGA處于等待接收同步信號(hào)的狀態(tài)，待通訊線路恢復(fù)正常后，子模塊檢測(cè)到主控制器發(fā)送的同步信號(hào)后向主控制器返回同步確認(rèn)信號(hào)，雙方均確認(rèn)同步后，恢復(fù)正常數(shù)據(jù)發(fā)送狀態(tài)。

子模塊FPGA接收完來自主控制器的控制指令后，就產(chǎn)生1個(gè)發(fā)送使能信號(hào)，向主控制器發(fā)送當(dāng)前子模塊的狀態(tài)信息及電池電壓信息。發(fā)送的信息為連續(xù)的4幀11位數(shù)據(jù)，前2幀為子模塊狀態(tài)信息，包括是否通信故障及是否過流故障；后2幀為電池電壓信息。

整個(gè)MMC系統(tǒng)控制器的控制時(shí)序，如圖5所示，剛啟動(dòng)時(shí)，主控制器FPGA和各子模塊FPGA存在一個(gè)“握手”的過程，等子模塊都處于準(zhǔn)備就緒的狀態(tài)時(shí)，主控制器DSP開始采樣，采樣頻率是6 kHz。DSP將16位的調(diào)制信息發(fā)送給主控制器FPGA，F(xiàn)PGA通過載波移相形成各個(gè)子模塊的控制信號(hào)，發(fā)送給各個(gè)子模塊，子模塊FPGA對(duì)控制命令進(jìn)行解碼，生成開關(guān)管的控制信號(hào)。接收到主控制器信號(hào)的同時(shí)，各個(gè)子模塊上傳狀態(tài)信息及測(cè)量量，保存到主控制器FPGA的RAM內(nèi)，等待DSP讀取相應(yīng)地址的信息。

圖5 MMC系統(tǒng)控制器的控制時(shí)序Fig.5 Control timing of MMC system controllers

在上述時(shí)序的情況下工作，保證通信的實(shí)時(shí)性非常重要，通信的實(shí)時(shí)性直接影響到控制的效果，同時(shí)還必須保證子模塊通信的一致性，即在保證通信實(shí)時(shí)性的同時(shí)，各個(gè)子模塊通信過程產(chǎn)生的延遲要大致相同。

2.4 控制系統(tǒng)的實(shí)時(shí)性保障和分析

為了保障控制系統(tǒng)的實(shí)時(shí)性與一致性，主控制器采用FPGA，實(shí)現(xiàn)6 N個(gè)子模塊控制信號(hào)的產(chǎn)生與發(fā)送，F(xiàn)PGA使用硬件電路完成相應(yīng)邏輯與時(shí)序的處理，具有硬實(shí)時(shí)的并行處理能力，硬實(shí)時(shí)保障了控制信號(hào)下發(fā)的實(shí)時(shí)性，并行處理能力保障了不同子模塊控制信號(hào)的產(chǎn)生與發(fā)送具有一致性，保證有效的控制［4］。

主控制器FPGA與子模塊FPGA通信采用自定義的串行通信協(xié)議，波特率為1 Mb/s，上位機(jī)與子模塊通信在1 μs時(shí)間完成，同時(shí)主控制器編碼以及子模塊解碼得到開關(guān)管控制信號(hào)需消耗5個(gè)左右系統(tǒng)時(shí)鐘周期即50 ns左右。主PFGA與子模塊FPGA間采用光纖進(jìn)行通信，保障長距離通信的實(shí)時(shí)性，光纖接收器采用AVAGO公司的R-2624Z型號(hào)，發(fā)射器采用T-1624Z型號(hào)，查其數(shù)據(jù)手冊(cè)，發(fā)射與接收各有30 ns的延時(shí)，即共有60 ns的延時(shí)。

從上位機(jī)主FPGA產(chǎn)生控制信號(hào)到下位機(jī)接收并產(chǎn)生相應(yīng)的開關(guān)信號(hào)約有1.11 μs的延時(shí)，根據(jù)分析，延時(shí)主要來自串行通信1 μs，信息處理50 ns，光纖發(fā)射及接收延遲60 ns。1.11 μs的延時(shí)滿足系統(tǒng)實(shí)時(shí)性的要求，不影響系統(tǒng)的控制。不同子模塊與主FPGA通信的延遲，其中串行通信與信息處理的1.05 μs延遲理論上一致，光纖發(fā)射及接收的延遲在理論值60 ns附近波動(dòng)，不會(huì)有較大的誤差。不同子模塊與主FPGA通信延遲均保證在1.11 μs左右，具有良好的一致性。

3 實(shí)驗(yàn)驗(yàn)證

3.1 實(shí)驗(yàn)平臺(tái)

基于上述控制系統(tǒng)架構(gòu)及控制器間通訊的設(shè)計(jì)，研制了模塊化多電平換流器（MMC）樣機(jī)。主控制器中的DSP采用TI公司的F28M35H52C1，F(xiàn)PGA采用Altera公司CycloneⅣ系列型號(hào)為EP4CE30F23C7的芯片，子模塊控制器中的FPGA采用Actel公司的ProASIC3 A3P060芯片。主控制器與子模塊控制器之間采用光纖進(jìn)行通訊，光纖接收器采用AVAGO公司的R-2624Z型號(hào)，發(fā)射器采用T-1624Z型號(hào)。

3.2 實(shí)驗(yàn)結(jié)果及分析

正常工作時(shí)，主控制器DSP采樣處理后得到的16位調(diào)制信息，通過總線的形式發(fā)送給主控制器FPGA作為載波移相的比較值；主控制器FPGA通過載波移相得到多路PWM，每一路均通過光纖與子模塊控制器進(jìn)行通訊。每個(gè)子模塊FPGA對(duì)接收的信息進(jìn)行解碼，產(chǎn)生2路死區(qū)為1μs的PWM開關(guān)信號(hào)，控制MOSFET的開合。

如圖6所示，波形1為主控制器載波比較得到的PWM，波形2為子模塊產(chǎn)生的上管控制信號(hào)，波形3為子模塊產(chǎn)生的下管控制信號(hào)。比較圖中波形1與波形2可知，子模塊產(chǎn)生的PWM控制信號(hào)比主控制器載波比較得到的PWM延遲約1.128 μs；比較圖中波形2和波形3可知，子模塊產(chǎn)生的上、下管PWM開關(guān)信號(hào)，有1個(gè)約1 μs的死區(qū)。

圖6 主控制器PWM及子模塊上、下開關(guān)管信號(hào)波形Fig.6 PWM of host-controller and signal waveforms of upper and lower switches of sub-module

由上述實(shí)驗(yàn)結(jié)果知，從主控制器載波比較得到PWM控制信號(hào)到下位機(jī)處理接收數(shù)據(jù)產(chǎn)生相應(yīng)PWM開關(guān)信號(hào)，大約有1.128 μs延時(shí)，與理論上得到的1.11 μs延時(shí)相近，在允許誤差內(nèi)，保證了實(shí)時(shí)性，不影響控制。同時(shí)，上、下2個(gè)開關(guān)管控制信號(hào)之間有1個(gè)1 μs的死區(qū)，和程序設(shè)定值一致，符合要求。

實(shí)驗(yàn)測(cè)試中選取載波信號(hào)為1 kHz，調(diào)制波信號(hào)為50 Hz，載波比為20。使用示波器觀測(cè)載波移相得到PWM信號(hào)波形。圖7所示為控制一相4個(gè)子模塊的PWM波形，4個(gè)PWM波形通過載波移相得到，其中波形1、波形2分別為上橋臂2個(gè)子模塊的控制信號(hào)，波形3、波形4為下橋臂2個(gè)子模塊的控制信息，波形之間間隔一定的相位差，且上橋臂與下橋臂子模塊的控制信號(hào)互補(bǔ)，符合設(shè)計(jì)要求。

圖7 載波移相波形Fig.7 Waveforms of carrier phase-shifting

4 結(jié)論

模塊化多電平變流器控制系統(tǒng)具有分布式、實(shí)效性、時(shí)序精確和高度電氣隔離的特點(diǎn)。本文設(shè)計(jì)并實(shí)現(xiàn)了模塊化多電平變流器控制系統(tǒng)，并通過樣機(jī)對(duì)主控制器與子模塊控制器通信的實(shí)時(shí)性和載波移相調(diào)制功能進(jìn)行了驗(yàn)證。主控制器中FPGA的硬實(shí)時(shí)并行處理能力，高速光纖和自定義的高速通訊協(xié)議，從硬件和軟件方面保障了通信的實(shí)時(shí)性。另外，在通訊過程中，還實(shí)現(xiàn)了開機(jī)自檢，通訊異常解除后重連的功能，保證了通訊的準(zhǔn)確性和抗干擾性，保證了系統(tǒng)的正常安全運(yùn)行。

［1］王瑩.基于光纖復(fù)用技術(shù)的模塊化多電平變換器控制系統(tǒng)研究［D］.杭州：浙江大學(xué)，2015.

［2］翟曉萌.MMC-HVDC物理模擬系統(tǒng)子模塊控制器的研制［D］.保定：華北電力大學(xué)，2014.

［3］羅程，趙成勇，張寶順，等.基于MMC的柔性直流輸電站級(jí)控制器的設(shè)計(jì)及其動(dòng)模實(shí)驗(yàn)［J］.現(xiàn)代電力，2015，32（2）：64-69.

［4］郭敏.基于FPGA的MMC-HVDC系統(tǒng)物理控制器設(shè)計(jì)與RTDS仿真驗(yàn)證［D］.保定：華北電力大學(xué)，2012.

修改稿日期：2016-04-19

Design of Modular Multilevel Converter Control System

LI Shuo1，ZHANG Zhuoyang1，YANG Libin2，LING Zhibin1
（1.Dept.of Electrical，Shanghai Jiaotong University，Shanghai 200240 China；2.Electric Power Research Institute of State Grid Qinghai Electric Power Corporation，Xining 810000，Qinghai，China）

Analyzed the characteristics of MMC（modular multilevel converter）control system and its requirements and designed a control system which met the requirements of real-time and consistency.Control system took two-stage structure of host-controller and sub-module controllers.Host-controller used DSP and FPGA architecture，sub-module controllers used FPGA，and between them high-speed industrial optical fibers were used to transmit control instruction and data.The design implemented the function of carrier phase-shifting，analyzed and verified the real-time and consistency of control system.

modular multilevel converter（MMC）；control system；real-time

TM464

A

10.19457/j.1001-2095.20161111

青海省光伏發(fā)電并網(wǎng)技術(shù)重點(diǎn)實(shí)驗(yàn)室（2014-Z-Y34A）

李碩（1993-），碩士研究生，Email：shuiher@163.com

2015-09-23