焦　芳，張　玥，嚴韞瑤，嚴　偉

（北京大學 軟件與微電子學院，北京100871)

多時鐘域并行測試控制器的設計

焦芳，張玥，嚴韞瑤，嚴偉

（北京大學 軟件與微電子學院，北京100871)

采用了IEEE1149中TAP控制器的概念與IEEE1500 wrapper的概念相結合，設計出一款基于 IEEE1500測試標準同時兼容 IEEE1149測試標準的測試控制器，并設計了滿足不同時鐘域同時并行配置通用寄存器的功能,可以節(jié)省多個時鐘域串行配置寄存器的時間,提高了測試效率。結果中的verdi仿真圖表明文章所設計的測試結構達到了預期。

IEEE1500標準；IEEE1149標準；TAP；wrapper；測試

0　引言

隨著集成電路產(chǎn)業(yè)的發(fā)展,設計、制造、測試已成為電路中十分關鍵的技術。測試成本伴隨著集成電路規(guī)模的增大,已經(jīng)占到整個生產(chǎn)制造成本的三成以上，并且還有向上增長的趨勢[1]。如圖1[2]顯示了近幾年測試數(shù)據(jù)量的增加。

圖1　測試數(shù)據(jù)量增長

從上圖可以看出，測試數(shù)據(jù)量正在逐年增加，對測試的要求也會越來越高，因此，是否可以提高測試效率日趨成為集成電路產(chǎn)業(yè)的關鍵。

JTAG(聯(lián)合測試行動小組)希望可以找到一個通用的解決方案來處理測試問題。該機構推出了 IEEE 1149.1這個標準，是IEEE推出用來進行芯片測試的一個標準，現(xiàn)在又發(fā)展更新出了IEEE1500及IEEE1687，而業(yè)內(nèi)多使用IEEE1149及IEEE1500作為測試標準[3]。

陳壽宏[4]等通過 IEEE1500搭建 SOC測試平臺對電路進行測試，雖然可以正確地實現(xiàn)測試任務，但若對大規(guī)模電路進行測試則會消耗很多的測試時間，增加測試成本。談恩民等[5]通過使用IEEE1500 wrapper的相關概念設計出可以支持sram故障測試的測試控制器。Elvira K[6]等也認為基于IEEE1500標準可以提高測試質(zhì)量。本設計中同樣采用了IEEE1149、IEEE1500的相關概念，并加入了不同時鐘域并行配置通用寄存器的概念，在超大規(guī)模集成電路中可以提高測試效率，節(jié)省測試時間。

1　TAP控制器的設計[7]

引言提到的 IEEE 1149.1標準里，有兩類非常重要的寄存器：數(shù)據(jù)寄存器和指令寄存器。TAP的主要功能就是用來訪問芯片的所有數(shù)據(jù)寄存器和指令寄存器。TAP結構的 TMS信號用來控制狀態(tài)機的轉(zhuǎn)換，TDI、TDO分別為數(shù)據(jù)的輸入和輸出。TCK和TRST分別為時鐘信號和復位信號。

TAP的狀態(tài)機如圖2所示，狀態(tài)機的轉(zhuǎn)換是由 TMS所控制的，整個TAP Controller在TCK的驅(qū)動下，通過TMS=0，1會分別指向不同的次狀態(tài)。本設計采用IEEE1149中TAP的相關概念來進行數(shù)據(jù)寄存器和指令寄存器的配置以此搭建測試平臺。

圖2　TAP controller狀態(tài)機

2　IEEE1500 wrapper的設計[8]

IEEE工作組提出了一種稱為外殼(wrapper)的結構，它是IEEE1500標準對比IEEE1149標準的重大創(chuàng)新和突破。

wrapper標準測試殼結構包括旁路寄存器(WBY)、指令寄存器(WIR)、邊界寄存器(WBR)等。該結構殼的特點在于可以增強內(nèi)部不可見節(jié)點的可觀察性，提高測試質(zhì)量。wrapper的結構圖如圖3所示[9]。

圖3　wrapper結構圖

該外殼在正常工作模式情況下,由于測試功能未被啟動，完全不會影響到芯片的正常邏輯功能。具體的實現(xiàn)是通過相應的 bypass功能。外殼 wrapper通過 bypass寄存器單純將外部電路與內(nèi)部的 function IP正常連接。正常模式下，輸入被打入外殼后被輸入到bypass寄存器1拍后隨后從輸出端口輸出。只有在測試模式下才會將輸入輸出連接入相應的掃描鏈。

3　并行配置通用寄存器的研究

通過在不同時鐘域設計并行總線，來滿足同時并行配置通用寄存器的要求。每個時鐘域同時含有總線WPI，一旦輸入相應的并行配置指令，WPI同時作為所有時鐘域通用寄存器的輸入，對通用寄存器進行配置，對其做如下設計的主要目的是可以提高測試效率，滿足同時對通用寄存器配置的需要。其結構簡圖如圖4所示。

圖4　并行配置寄存器結構圖

4　結果分析

下面將從 IEEE1149中 tap的實現(xiàn)，IEEE1500中wrapper的實現(xiàn)，以及多時鐘域并行配置通用寄存器的實現(xiàn)這3個方面分析結果。

4.1IR、DR的訪問實現(xiàn)

TAP控制器對IR、DR的訪問實現(xiàn)verdi波形圖如圖5所示。

圖5　tap實現(xiàn)波形圖

觀察該波形圖可知，該波形圖依次體現(xiàn)了TAP對指令寄存器的訪問和對數(shù)據(jù)寄存器訪問的實現(xiàn)，完成了如圖2所示TAP狀態(tài)機的轉(zhuǎn)換，成功實現(xiàn)了IEEE1149 TAP的相關功能。

4.2IEEE1500 wrapper的仿真實現(xiàn)

IEEE1500 wrapper實現(xiàn)的仿真電路圖如圖6所示。

上面一系列仿真圖是帶有wrapper的基于IEEE1500標準測試器的仿真實現(xiàn)。與IEEE1149相比它增加了一個SelectWIR signal，從而只用一個CAPTUTURE_DR即可實現(xiàn)CAPUTURE_IR及CAPTURE_DR的功能。SHIFT_DR、UPDATE_DR同理。其中所有測試信號均包上了一層wrapper。

圖6　wrapper實現(xiàn)波形圖

上述仿真圖實現(xiàn)了完整的指令寄存器及數(shù)據(jù)寄存器的訪問實現(xiàn)。

4.3并行配置通用寄存器的仿真實現(xiàn)

實現(xiàn)并行配置通用寄存器的仿真圖如圖7所示。

圖7　并行配置通用寄存器的仿真實現(xiàn)

所配置的寄存器是 5個 clock domain均有的通用寄存器，首先不采用并行配置的方法，即各個時鐘域以串行的方式配置其值均為’h26e,完成 5個時鐘域通用寄存器的配置共耗時間 0.15 ns；而當采用多個時鐘域并行配置通用寄存器的方法，并行配置通用寄存器值為’h34d，則可同時完成5個時鐘域的配置，節(jié)省掉串行配置寄存器所耗時間，可以提高測試效率。

上圖僅以5個時鐘域舉例，然而在現(xiàn)階段的大規(guī)模集成電路設計中，所用到時鐘域往往有幾十個，可以推測出此種配置通用寄存器的方法可以大大地節(jié)省測試時間。

4.4測試時間

表1為普通的測試控制器配置通用寄存器消耗的仿真時間隨時鐘域數(shù)目增加的變化（所有時鐘域串行配置）。普通的基于IEEE1500標準的測試控制器配置通用寄存器時，所需要消耗的時間會隨著clock domain的增加而增加，會消耗大量的測試時間，在大規(guī)模集成電路中，所需要配置通用寄存器的時鐘域會非常多，通用寄存器數(shù)同樣也很多，會消耗大量的資源。

表2為增加了不同時鐘域并行配置通用寄存器結構的測試控制器配置通用寄存器消耗的仿真時間隨時鐘域數(shù)目增加的變化。

表1　普通測試器配置通用寄存器時間(ns)

表2　本設計配置通用寄存器時間 (ns)

如上表我們可以清楚地看到，對比表1大量節(jié)省了配置通用寄存器的時間，并且節(jié)省的測試時間會隨著寄存器數(shù)目、時鐘域數(shù)目的增加而增加，可以極大地提高測試效率。

5　結論

本文詳細介紹了IEEE1149中TAP及TAP controller，以及 IEEE 1500 wrapper的相關概念，并成功實現(xiàn)了基于以上標準的測試控制器的設計，IEEE1500的 wrapper的設計實現(xiàn)增強了測試的可控制性和可觀測性。同時提出了一種針對多時鐘域并行配置寄存器的方法來提高測試效率，縮短測試時間，該方法節(jié)省的測試時間會隨寄存器數(shù)、時鐘域數(shù)目的增加而增加。

[1]吳明行，韓銀和，李曉維.基于CTL的SOC IP核的測試技術[J].計算機工程與科學，2005(4)：43-45.

[2]向剛.SoC測試優(yōu)化及其應用技術研究[D].哈爾濱：哈爾濱工業(yè)大學，2011.

[3]薛利興，張展，左德承，等.基于 JTAG的硬件故障注入工具[J].智能計算機與應用，2011(4)：40-43，48.

[4]陳壽宏，顏學龍，陳凱.基于IEEE 1500的數(shù)字 SOC測試系統(tǒng)的設計與實現(xiàn)[J].計算機測量與控制，2013(5)：1140-1142.

[5]談恩民，馬江波，秦昌明.SoC的存儲器 Wrapper設計及故障測試[J].微電子學與計算機，2011(6)：122-125.

[6]ELVIRA K，MARYNA K，OLESIA G，et al.Fault Coverage Improving for SoC Based on IEEE1500 SECT standard.IEEE;2006.

[7]IEEE Standard Test Access Port and Boundary-Scan Architecture.IEEE Std 1149.1-2001.2001

[8]IEEE 1500Group.IEEE Standard Testability Method for Embed-ded Core Based Integrated Circuits.2005

[9]韓貴博.基于測試控制器的SOC低功耗優(yōu)化設計方法的研究[D].哈爾濱：哈爾濱理工大學，2012

嚴偉(1966-)，通信作者，男，博士，副教授，主要研究方向：SoC數(shù)字電路設計。

Design of parallel test controller applied to multiple clock domains

Jiao Fang，Zhang Yue，Yan Yunyao，Yan Wei
(School of Software&Microeletronics，Peking University，Beijing 100871,China)

This article combining the IEEE 1149 TAP controller concept and IEEE 1500 wrapper concept to design a test controller that based on IEEE 1500 standard and compatible with IEEE 1149 test standard.It also has the function that parallel configured the general register in different clock domain to improve the test efficiency.The results of verdi simulation diagram show that the test structure to achieve the desired.

IEEE1500 standard；IEEE1149 standard；TAP；wrapper；test

TP368.1

A

10.16157/j.issn.0258-7998.2016.09.007

2016-03-23)

焦芳（1991-），女，碩士研究生。主要研究方向：數(shù)字電路設計驗證。

張玥（1990-），女，碩士研究生。主要研究方向：電機芯片設計。

中文引用格式：焦芳，張玥，嚴韞瑤，等.多時鐘域并行測試控制器的設計[J].電子技術應用，2016，42(9)：29-31，35.

英文引用格式：Jiao Fang，Zhang Yue，Yan Yunyao，et al.Design of parallel test controller applied to multiple clock domains[J].Application of Electronic Technique，2016，42(9)：29-31，35.