?；矍?，尹國福

（1.西北工業(yè)大學(xué)明德學(xué)院，西安710124；2.中國兵器工業(yè)第213研究所，西安710000）

快速鎖定的全數(shù)字延遲鎖相環(huán)研究

?；矍?，尹國福2

（1.西北工業(yè)大學(xué)明德學(xué)院，西安710124；2.中國兵器工業(yè)第213研究所，西安710000）

為了消除芯片內(nèi)部各模塊間的時鐘延時，減小時鐘相位偏移，設(shè)計了一種快速鎖定的全數(shù)字延遲鎖相環(huán)結(jié)構(gòu)，只需一次調(diào)節(jié)過程即可完成輸入輸出時鐘的同步，鎖定時間短，噪聲不會積累，抗干擾性好。在監(jiān)測相位差時利用一種新的相位選擇方法，配合相應(yīng)的控制邏輯電路，完成DLL的快速鎖定，通過調(diào)整延遲單元的延時、個數(shù)及相應(yīng)控制電路的大小，實現(xiàn)寬范圍的相位鎖定。SMIC 0.18μm CMOS工藝下的仿真結(jié)果表明，本設(shè)計能夠在18個周期內(nèi)完成輸入時鐘和輸出時鐘的相位同步，鎖定范圍是25MHz～300MHz，最大時間抖動為35ps。

時鐘延時；時鐘補償；數(shù)字延遲鎖相環(huán)；寬范圍；快速鎖定；相位

1　引　言

隨著集成電路加工尺寸的不斷縮小，時鐘的偏斜和抖動對系統(tǒng)性能的影響日益明顯。為了保證芯片的內(nèi)部時鐘和外部時鐘信號在高速數(shù)據(jù)交換和傳輸中保持精確同步，延遲鎖相環(huán)（DLL：Delay－Locked Loop）越來越多地被引入芯片中，用來生成穩(wěn)定的延遲或多相位的時鐘信號。DLL主要分為模擬DLL和數(shù)字DLL兩種，模擬DLL［1］可以獲得好的時鐘抖動性能，但物理實現(xiàn)比較復(fù)雜，需要使用飽和電流源，另外，當(dāng)電源電壓降低時，模擬DLL器件會遇到電壓死區(qū)問題。數(shù)字DLL的抖動性能要差一些，但是它有鎖定時間短、工藝敏感度低、低功耗等優(yōu)點，并大大降低了設(shè)計難度。

現(xiàn)有的數(shù)字DLL大多由鑒相器、延時鏈［2］、相位選擇、控制邏輯組成。參考時鐘被傳送到系統(tǒng)內(nèi)部所有需要觸發(fā)時鐘的寄存器，同時產(chǎn)生反饋時鐘，鑒相器監(jiān)測參考時鐘與反饋時鐘的相位差，參考時鐘經(jīng)過延時鏈產(chǎn)生一系列不同延遲的時鐘，數(shù)據(jù)選擇器根據(jù)相位差選擇其中一條時鐘輸出。其中相位選擇有很多種方法，但是為了實現(xiàn)數(shù)字DLL的快速鎖定，一般采用二進(jìn)制搜索算法或時間數(shù)字轉(zhuǎn)換器（TDC）［3－5］。然而數(shù)字電路的傳播時間是有限的，為了避免二進(jìn)制搜索控制器［6］發(fā)生故障，必須降低時鐘速度。另外，采用二進(jìn)制搜索控制器的DLL鎖定時間比采用TDC的DLL鎖定時間長。TDC用于快速地將輸入時鐘與輸出時鐘間的時間差轉(zhuǎn)換為數(shù)字代碼，然而這些數(shù)字代碼通常由D觸發(fā)器產(chǎn)生，需要消耗大量的面積和功耗。

這種快速鎖定全數(shù)字DLL，在監(jiān)測相位差時利用一種新的選擇信號產(chǎn)生電路，根據(jù)鎖存器采樣值的特性選擇相應(yīng)的時鐘相位，配合特定的控制邏輯電路，在18個周期內(nèi)完成輸入時鐘和輸出時鐘的相位同步，該DLL抖動時間短，頻率范圍寬，易于實現(xiàn)。

2　全數(shù)字DLL工作原理

全數(shù)字DLL結(jié)構(gòu)如圖1所示，由延遲單元計數(shù)電路（延時鏈、鎖存器）、數(shù)據(jù)選擇器、選擇信號產(chǎn)生電路以及控制電路組成。全數(shù)字延遲鎖相環(huán)的工作過程分為以下三個步驟：

第一步：輸入時鐘CLK_IN首先直接輸入至?xí)r鐘網(wǎng)絡(luò)形成反饋時鐘［7］CLK_FB，該反饋信號進(jìn)入延遲鏈，產(chǎn)生一系列中間時鐘信號，鎖存器對這一系列中間時鐘信號的值進(jìn)行采樣。采樣時間為反饋信號的上升沿到緊接著的輸入時鐘信號上升沿之間的時間。

第二步：選擇信號產(chǎn)生電路根據(jù)采樣結(jié)果產(chǎn)生數(shù)據(jù)選擇器的選擇信號，控制數(shù)據(jù)選擇器輸出相應(yīng)的中間時鐘信號。此時，輸入時鐘進(jìn)入延遲鏈，產(chǎn)生一系列中間時鐘信號提供給數(shù)據(jù)選擇器以選擇正確的延時補償時鐘。

第三步：數(shù)據(jù)選擇器的輸出信號輸入至?xí)r鐘網(wǎng)絡(luò)形成反饋信號，此時，反饋信號和輸入時鐘的相位實現(xiàn)了同步。

圖1　全數(shù)字DLL結(jié)構(gòu)圖

該DLL可以用圖2的線性模型分析［8］，圖中KDL為延遲單元的增益，Z－1代表延遲，B（Z）為延時補償調(diào)節(jié)電路（包括數(shù)據(jù)選擇器和選擇信號產(chǎn)生電路）的傳輸函數(shù)，可以表示為：

圖2　DLL線性模型

該DLL的系統(tǒng)函數(shù)可以表示為：

其中K=0.707［7］，根據(jù)公式2可以證明該DLL是穩(wěn)定的。

3　全數(shù)字DLL關(guān)鍵電路設(shè)計

3.1延時單元計數(shù)電路

設(shè)計中用的延遲單元由兩個串聯(lián)的CMOS反相器組成，延遲鏈中延遲單元的個數(shù)為：

其中Tmax是最小輸入時鐘頻率，tdelay是延遲單元的延遲時間。

每一個延時單元都需要一個鎖存器對其輸出值進(jìn)行鎖存，如圖3所示。當(dāng)DLL_on=0時，鎖存器被清零，當(dāng)DLL_on=1時，鎖存器開始工作。若此時控制端Latch_on為高電平，則鎖存器接收來自延時鏈的輸出信號，若控制端為低電平，則輸入端關(guān)斷，關(guān)斷前的輸入值被鎖存。輸入時鐘CLK_IN的鏡像信號CLK_M直接進(jìn)入時鐘網(wǎng)絡(luò)產(chǎn)生反饋信號CLK_FB，其鏡像時鐘FB_M進(jìn)入延時鏈。鎖存器鎖存時間為FB_M中間的上升沿到緊接著的輸入時鐘的上升沿。鎖存器鎖存到的“1”的個數(shù)就是需補償延時單元的個數(shù)。

圖3　延時單元計數(shù)電路結(jié)構(gòu)圖

3.2選擇信號產(chǎn)生電路

選擇信號產(chǎn)生電路根據(jù)鎖存器的輸出產(chǎn)生數(shù)據(jù)選擇器的選擇信號，控制數(shù)據(jù)選擇器輸出相應(yīng)的延時時鐘。通過控制邏輯電路使得延遲調(diào)節(jié)前鎖存器的輸出Ti滿足如下特性：設(shè)延遲鏈中延遲單元的個數(shù)為N，則N位鎖存器的值T［1：N］的前i（1≤i≤N）位均為1，后N－i位均為0，如圖4所示，i由需要調(diào)節(jié)的延遲決定。通過識別Ti從1到0的跳變時刻產(chǎn)生數(shù)據(jù)選擇器的選擇信號Si，選擇信號產(chǎn)生電路單元如圖5所示。

圖4　T［1：N］值分布圖

圖5　選擇信號產(chǎn)生電路單元

3.3時鐘鏡像產(chǎn)生電路

時鐘鏡像產(chǎn)生電路使反饋時鐘與輸入時鐘的相位差轉(zhuǎn)化為需補償?shù)难訒r單元個數(shù)，其電路圖如圖6所示?？紤]到選擇信號產(chǎn)生電路的特殊性，為了防止延遲鏈的中間時鐘信號產(chǎn)生錯誤的選擇信號，必須考慮時鐘鏡像產(chǎn)生電路中觸發(fā)器的個數(shù)。

圖6　時鐘鏡像產(chǎn)生電路

圖6中的觸發(fā)器是帶置位端的上升沿D觸發(fā)器，D觸發(fā)器的個數(shù)C由下式?jīng)Q定：

其中Tmax為輸入到DLL的最小時鐘頻率對應(yīng)時鐘周期，Tmin為最大時鐘頻率對應(yīng)時鐘周期。

4　仿真

為了驗證設(shè)計方案的有效性，采用SMIC 0.18μm CMOS工藝進(jìn)行了數(shù)字DLL設(shè)計，工作電壓1.8伏，輸入時鐘的頻率范圍為25MHz－ 300MHz。綜合考慮精度和面積等因素，所設(shè)計的延時單元的延時為80ps。延時鏈包含500個延遲單元，時鐘鏡像產(chǎn)生電路中觸發(fā)器的個數(shù)為13個。

圖7和圖8分別給出輸入時鐘頻率為25MHz和300MHz時的仿真結(jié)果。通過對比輸入時鐘CLK_IN和反饋時鐘CLK_FB可以看出，延時補償在DLL_on變?yōu)楦唠娖降氖藗€周期內(nèi)完成。輸入時鐘與輸出時鐘的最大延時為35ps。

表1給出了所設(shè)計的全數(shù)字DLL與文獻(xiàn)中DLL的性能參數(shù)比較。可以發(fā)現(xiàn)，所設(shè)計的全數(shù)字DLL鎖定頻率范圍寬，能夠快速鎖定，且具有較小的抖動。無論是抖動特性還是鎖定時間，本設(shè)計都好于文獻(xiàn)2和文獻(xiàn)4。雖然與文獻(xiàn)3比，鎖定時間較長，抖動特性也略差，但是本設(shè)計只在控制邏輯部分使用了少許觸發(fā)器，大大降低了功耗。

圖7　25MHz時的仿真波形

圖8　300MHz時的仿真波形

表1　全數(shù)字DLL性能比較

5　結(jié)束語

隨著集成電路工藝和集成系統(tǒng)的不斷發(fā)展，時鐘信號在高速數(shù)據(jù)交換和傳輸中必須保持同步。數(shù)字DLL以設(shè)計難度低、鎖定時間短、工藝敏感度低、低功耗等優(yōu)點，越來越多地被引入系統(tǒng)芯片中，但其抖動性能要差于模擬DLL。本文設(shè)計了一種快速鎖定的全數(shù)字延遲鎖相環(huán)結(jié)構(gòu)，在輸入時鐘頻率不變的情況下，只需一次調(diào)節(jié)過程即可完成輸入輸出時鐘的同步，且噪聲不會積累。仿真結(jié)果表明，在0.18μm CMOS工藝下，對于25MHz－300MHz的鎖定范圍，該DLL能夠在18個周期內(nèi)完成輸入時鐘和輸出時鐘的相位同步，最大時間抖動為35ps。另外，該結(jié)構(gòu)適用于各種加工尺寸的CMOS工藝，通過調(diào)整延遲單元的延時、個數(shù)及相應(yīng)控制電路的大小，進(jìn)而調(diào)整鎖定范圍和精度，可以使得該DLL勝任不同領(lǐng)域的應(yīng)用。

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A Fast－locking All－digital Delay－locked Loop

Bao Huiqin1，Yin Guofu2
（1.Ming De College，Northwestern Polytechnical University，Xi'an 710124，China；2.The 213 Research Institute of China Ordnance Industry，Xi'an 710000，China）

In order to eliminate the clock delay among the different modules on a chip and reduce the phase shift of the clock，a new structure of a fast－locking all－digital delay－locked loop is presented in this paper，which can complete input and output clock synchronization with only once adjustment.Utilizing a new method of phase selector when detecting the phase difference to achieve the fast locking of DLL，by adjusting the delay of delay units，the number of delay units and the size of the corresponding control circuit，a wide range of phase－locking can be obtained.The simulation results in the SMIC 0.18μm CMOS technology show that this design can complete the phase synchronization of input clock and output clock within 18 cycles，with the locking frequency range of 25MHz～300MHz and the peakto－peak jitter of 35ps.

Clock delay；Clock compensation；Digital delay－locked loop；Wide range；Fastlocking；Phase

10.3969／j.issn.1002－2279.2016.01.003

TN79

A

1002－2279（2016）01－0011－04

保慧琴（1986－），女，青海省西寧市人，助教，碩士研究生，主研方向：數(shù)字延遲鎖相環(huán)。

2015－05－28