李俊杰,曹旭東,梁華慶

(中國石油大學(xué)(北京)地球物理與信息工程學(xué)院，北京 102249)

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嵌入式應(yīng)用系統(tǒng)中高速PCB設(shè)計技術(shù)的研究及實現(xiàn)

李俊杰,曹旭東,梁華慶

(中國石油大學(xué)(北京)地球物理與信息工程學(xué)院，北京 102249)

為了能夠消除高速PCB技術(shù)中信號完整性的問題，需要在高速PCB設(shè)計過程中解決時序、噪聲、電磁干擾等關(guān)鍵問題；通過對嵌入式RTU的高速PCB設(shè)計過程中出現(xiàn)的串?dāng)_、電磁干擾、振鈴和電源完整性等信號問題的研究，提出削弱或消除以上噪聲的方法；用Altium Designer、PADS軟件繪制電路原理圖和PCB，借助Hyper Lynx和ADS仿真軟件進(jìn)行前端和后端可靠性驗證，根據(jù)仿真結(jié)果確定元器件和接插件的布局以及走線規(guī)則，最后通過對完成布線的PCB進(jìn)行信號完整性驗證；設(shè)計的嵌入式RTU電路板通過電磁兼容測試，表明該方法能夠有效抑制噪聲，增強(qiáng)高速數(shù)字電路設(shè)計的穩(wěn)定性，提高產(chǎn)品設(shè)計的成功率，對從事相關(guān)工作的人員有很重要的參考價值，在智能設(shè)備的升級替換和推進(jìn)物聯(lián)網(wǎng)的建設(shè)方面有重要的借鑒作用。

高速PCB；信號完整性；嵌入式；RTU

0 引言

現(xiàn)代的電子系統(tǒng)向著封裝小、規(guī)模大、速度快的趨勢發(fā)展，與此同時，超大規(guī)模集成電路中，芯片的密度越來越大，這就不可避免的會帶來一些問題，即如何分析和處理高速電路設(shè)計中互連線和疊層特征等因素。當(dāng)今電子產(chǎn)品的時鐘頻率達(dá)到幾百上千MHz，信號的上升沿和下降沿變的越來越陡，因此，設(shè)計此類產(chǎn)品時，PCB的布局布線規(guī)則和板材介電常數(shù)對系統(tǒng)的電氣特性至關(guān)重要。

高速PCB電路設(shè)計是當(dāng)前眾多電子產(chǎn)品研發(fā)的必要流程和重要環(huán)節(jié)，時序問題、噪聲干擾、電磁滋擾等是高速PCB電路設(shè)計的主要難題，這些問題的解決將關(guān)系到系統(tǒng)設(shè)計的正常運(yùn)行。

國內(nèi)在高速電路板繪制方面的研究起步相對較晚，EDA生產(chǎn)廠商的軟件分析能力和設(shè)計優(yōu)化流程還不完善，研發(fā)設(shè)計高速PCB電路需要投入大量的人力和財力。如果仍然采用傳統(tǒng)的設(shè)計方法，生產(chǎn)出來的產(chǎn)品可靠性小、成功率低。因此，嵌入式應(yīng)用系統(tǒng)中高速PCB的研究具有很高的實用價值和廣闊的市場前景。

1 系統(tǒng)方案設(shè)計

圖1所示為嵌入式RTU的功能框架，可以看出系統(tǒng)采用的是自上而下的通信結(jié)構(gòu)，數(shù)據(jù)采集層包含電能單元、傳感器單元和模擬量測量單元等；數(shù)據(jù)傳輸層的設(shè)備是網(wǎng)關(guān)，它通過Internet接收工程中心的命令調(diào)控上傳數(shù)據(jù)采集層的數(shù)據(jù)；數(shù)據(jù)處理層由APP監(jiān)控軟件實現(xiàn)，實時處理、存儲和分析數(shù)據(jù)，并將數(shù)據(jù)曲線面向用戶操作界面，提高了數(shù)據(jù)采集的靈活性和管理效率。

圖1 嵌入式RTU功能結(jié)構(gòu)

2 RTU系統(tǒng)硬件構(gòu)架

本嵌入式物聯(lián)網(wǎng)RTU系統(tǒng)硬件主要由USB2.0、AT91SAM9263處理器、CAN、SDRAM、Nand Flash、Data Flash、以太網(wǎng)控制器、時鐘芯片、 RS232/485接口、電源管理和數(shù)據(jù)采集部分組成。

該設(shè)計支持Linux操作系統(tǒng)，管理內(nèi)存和設(shè)備的能力更強(qiáng)，可以實現(xiàn)復(fù)雜算法和通信協(xié)議的多任務(wù)實時性調(diào)度[2]，負(fù)責(zé)網(wǎng)絡(luò)連接、數(shù)據(jù)通信、配置采集設(shè)備等功能。圖2是本文設(shè)計的RTU電路板。

圖2 物聯(lián)網(wǎng)RTU六層電路板

該系統(tǒng)支持IPv6和IPv4雙棧協(xié)議，可以滿足數(shù)據(jù)傳輸?shù)募皶r性與實時性；在數(shù)據(jù)存儲方面，滿足在通信阻斷下的本地存儲，存儲空間為8M；在通信接口方面，具備RS485、RS232、CAN總線等多種不同現(xiàn)場數(shù)據(jù)通信接口，支持Modbus RTU數(shù)據(jù)通信協(xié)議，可滿足不同接口、不同通信速率的需求。

3 RTU系統(tǒng)PCB設(shè)計

3.1 系統(tǒng)PCB疊層設(shè)計

PCB疊層通常是2-32層，根據(jù)設(shè)計的難易程度選擇。該RTU電路系統(tǒng)中元器件的封裝密集、布局布線空間小、信號頻率高等因素決定設(shè)置六層PCB，由上到下為Top電氣層、電源網(wǎng)絡(luò)內(nèi)電層、信號電氣層(InnerSignal1)、信號電氣層(InnerSignal2)、地網(wǎng)絡(luò)內(nèi)電層、Bottom電氣層。本系統(tǒng)中的FLASH和SDRAM都選為帶狀線結(jié)構(gòu)，布線在PCB疊層參數(shù)中的InnerSignal 1和InnerSignal 2兩層。

3.2 系統(tǒng)PCB約束規(guī)則制定

高速PCB電路設(shè)計過程中，信號線布線的間距、線長、線寬以及環(huán)路的就近處理將很大程度的影響到阻抗連續(xù)性和EMI等。元器件布局和布線的好壞關(guān)系到最終設(shè)計能否成功，因此必須合理制定PCB的約束規(guī)則。

Hyper Lynx具有干擾圖表分析功能，可以采用IBIS模型精確模擬有損傳輸、差分信號和隨頻率變化的過孔模型[4]。利用其中的Line對系統(tǒng)中的主要網(wǎng)絡(luò)在布線前仿真，改善高速PCB中的疊層結(jié)構(gòu)和布線阻抗，根據(jù)仿真結(jié)果設(shè)計高速PCB網(wǎng)絡(luò)的布線規(guī)則，提高設(shè)計效率。

3.2.1 阻抗控制規(guī)則

圖3為本設(shè)計中主控芯片ARM9與存儲芯片SDRAM之間的重要信號EBIO_D0-DQ0的Line仿真原理圖。

圖3 Line仿真原理圖

指派AT91SAM9263的EBIO_D0管腳為驅(qū)動端，K4S561632H的DQ0管腳為接收端，傳輸線類型選擇帶狀線(Stripline)，線寬0.12 mm，線長76 mm，與上下兩個參考層的距離為0.25 mm，驅(qū)動端輸入220 MHz的激勵源。

由于本設(shè)計的時序比較繁瑣，因此在設(shè)計中布線長度延遲必須小于速率的1/6，板材選用電容率為4.3的，計算得信號延遲1.47×108 m/s。查看驅(qū)動端IBIS文件中上升沿dv/dt_r 一般為1.43 ns，因此走線最長為1/6×1.4×5.79=34 mm，根據(jù)反復(fù)試驗，得出最小振鈴的走線為8.89 mm。

根據(jù)設(shè)計的規(guī)則，帶狀信號線的阻抗是52.7 Ω，驅(qū)動側(cè)的I/0阻抗是9.6 Ω，由此可得串聯(lián)電阻的阻值為43.1 Ω。

3.2.2 布線參數(shù)規(guī)則

高速PCB電路在設(shè)計過程中，必須要注意控制高速信號的串?dāng)_布線，制定布線約束規(guī)則。在Line仿真原理圖中配置三條關(guān)鍵信號線EBIO_D0-DQ0、EBIO_D1-DQ1、EBIO_D2-DQ2，布線都在Stripline層，與電源內(nèi)電層和地內(nèi)電層的距離分別為0.254 mm和0.508 mm，線寬為0.12 mm，線間距為3.05 mm ，耦合布線長度為8.89 mm，設(shè)計目標(biāo)是串?dāng)_強(qiáng)度不超過165 mV，仿真結(jié)果如圖4所示。

圖4 串?dāng)_仿真圖

圖4中，由信號線向外散射的線條是電場線，以信號線為中心的環(huán)形線是磁場線，可見，串?dāng)_是容性耦合和感性耦合噪聲的疊加。根據(jù)設(shè)計原理，適當(dāng)加大三根信號線的距離可以消除串?dāng)_的噪聲，但是由于布線密度大，調(diào)整信號線的距離會加大布線的面積，因此，在保持PCB電路板大小不變的情況下，不僅需要最大程度的改變線與線之間的距離，電路板中的信號層盡可能接近參考平面。將線間距變?yōu)?.38 mm，將內(nèi)層帶狀線與電源層距離變?yōu)?.203 mm，帶狀線與地層距離調(diào)整為0.46 mm，圖5為調(diào)整后的仿真結(jié)果。

圖5 調(diào)整后的串?dāng)_仿真圖

綜上所述，在繪制PCB之前，通過Hyper Lynx軟件做前端仿真，最終制定系統(tǒng)高速信號線的約束規(guī)則為：線寬0.12 mm；線間距0.38 mm；走線長8.89 mm。

3.3 系統(tǒng)PCB板級仿真

高速PCB設(shè)計中，前端仿真使用理想傳輸線模型，一次只能對有限數(shù)量的信號線進(jìn)行仿真，而PCB后端仿真中的傳輸線是實際的PCB走線，摻雜了過孔、切換層次等影響特征阻抗的因素，這種情況下得到的仿真結(jié)果真實性強(qiáng)[5]。

在系統(tǒng)核心電路的設(shè)計過程中，單端信號的終端匹配電阻要求在40～60 Ω之間，信號線的相互串?dāng)_閾值為165 mV。而且，為了讓DM9000和DM9161網(wǎng)絡(luò)控制器能夠自適應(yīng)100 Mbps的通信速率，差分阻抗必須匹配在100±5 Ω范圍之內(nèi)。這里仍然使用Mentor Graphic公司的Hyper Lynx仿真軟件對SDRAM總線、以太網(wǎng)差分總線、電源完整性和電磁兼容性進(jìn)行了PCB板級仿真。

3.3.1 SDRAM總線設(shè)計

在設(shè)計帶狀線時，串?dāng)_和過孔是生成時延的主要原因。即便按照Line仿真工具確定的布線規(guī)則來繪制PCB，在項目的研發(fā)中，不可避免地碰到元器件管腳太多和電路板尺寸有限等問題，所以，利用Board仿真工具對多個網(wǎng)絡(luò)進(jìn)行適當(dāng)?shù)姆抡媸潜仨毜摹?/p>

根據(jù)仿真，虛線網(wǎng)絡(luò)EBI_D0和EBI_D2的串?dāng)_強(qiáng)度大于165 mV，這兩條網(wǎng)絡(luò)對EBI_D1的進(jìn)行攻擊，查找耦合地方，是因為圖中黃色標(biāo)示區(qū)域蛇形線間距不合適?？芍?，加大布線間距就不會存在這樣的問題，但是，我們更應(yīng)該關(guān)心為什么攻擊網(wǎng)絡(luò)有如此強(qiáng)的干擾，可能是因為在實際的布線過程中，端接電阻選取不恰當(dāng)，造成阻抗不匹配的原因。目前選取的端接電阻阻值為43.1 Ω，在220 MHz的激勵情況下，網(wǎng)絡(luò)EBI_D1的分析仿真波形如圖6所示。

圖6 Board板級D1的仿真圖

由圖6可以看出EBI_D1傳輸線發(fā)生阻抗突變，信號波形已經(jīng)發(fā)生畸變。雖然不會造成系統(tǒng)無法啟動，但是設(shè)計出來的產(chǎn)品運(yùn)作的穩(wěn)定性無法保障?；氐紹oard仿真，使用過孔和有損仿真，運(yùn)行Wizard向?qū)В袳BI_D0、EBI_D1、EBI_D1端接電阻阻值改為46.9 Ω。此時仿真分析，被害網(wǎng)絡(luò)和進(jìn)攻網(wǎng)絡(luò)的串?dāng)_如圖7所示，網(wǎng)絡(luò)的信號已經(jīng)得到改善，在EBI_D1上引起的干擾強(qiáng)度也明顯降低。

圖7 改變串接電阻后的仿真圖

3.3.2 Enternet差分總線設(shè)計

Hyper Lynx的Board仿真模塊具有針對高速、“3GIO”互連設(shè)計的特點，根據(jù)差分信號總線的標(biāo)準(zhǔn)使用超快速的串行數(shù)據(jù)通路、源同步技術(shù)，為高速PCB設(shè)計提供了方便、高效的解決方案[6]。本系統(tǒng)中的DM9000和DM9161都有兩對高速信號差分總線：TX+、TX-和RX+、RX-，差分阻抗必須為100 Ω，從其傳輸原理不難得到差分阻抗的計算公式為：

式中，Z是每條信號線的傳輸阻抗，它對有用信號的通信距離和抗噪聲能力有重要影響。這里選擇DM9000的發(fā)送差分對網(wǎng)絡(luò)TP_E_TX+和TP_E_TX-，為了減少反射的影響，在信號線最后都并聯(lián)100 Ω電阻，同時使能過孔模型，如圖8所示，當(dāng)前設(shè)計的差分阻抗為102.1 Ω。

圖8 網(wǎng)絡(luò)控制器差分阻抗仿真圖

3.3.3 系統(tǒng)電源完整性設(shè)計

如圖9所示為基本的電源分布模型，電流通過電源層傳輸?shù)礁髫?fù)載，然后由地層形成回路。

圖9 基本電源分布模型

在繪制高速PCB過程中，要計算電路系統(tǒng)中每個單元的功耗，正確布局并適當(dāng)增大電源網(wǎng)絡(luò)的寬度。

歸納6個層面的電源完整性，最大壓降為2.1 mV，靠近于0.06%，電流的最大密度為16.3 mA/m2,在適當(dāng)范圍內(nèi)，如果電流密度大于50 m A/m2會造成PCB板升溫，對運(yùn)行過程中的主要芯片和信號線造成影響。銅皮寬度的適當(dāng)加大可減小電流密度，如果條件不允許，可以加厚信號導(dǎo)線的厚度，降低PCB板的溫度。

3.3.4 系統(tǒng)電磁兼容性分析

電磁干擾通常是以耦合的形式摻雜有用信號作為載體傳導(dǎo)。本設(shè)計中使用Hyper Lynx仿真軟件對初步設(shè)計完成的PCB做輻射強(qiáng)度分析。選擇ARM9和SDRAM之間的關(guān)鍵信號線D4，分別設(shè)置探針位置3 m和10 m，在220 MHz激勵源的情況下，得到FCC和CISPR國際標(biāo)準(zhǔn)的仿真數(shù)據(jù)，如圖10所示。

圖10 信號線D4電磁輻射仿真分析

從仿真結(jié)果可知，距離PCB越近，受電路板的輻射影響越強(qiáng)，且隨著傳輸信號的頻率不同而變化。在設(shè)計高速數(shù)字電路時除了優(yōu)化電路板本身的抗干擾性能，還要盡可能的降低產(chǎn)品對外的噪聲輻射。

4 網(wǎng)絡(luò)通信測試

把制作好的Uboot、內(nèi)核和文件系統(tǒng)下載到電路板中，PC機(jī)連接網(wǎng)關(guān)的調(diào)試串口，給電路板上電，在Secure CRT終端中可以看到串口的打印信息，說明內(nèi)核和文件系統(tǒng)移植成功，電路板啟動正常。在終端用#ifconfig命令查看電路板兩個網(wǎng)口eth0、eth1的IPv4地址為192168115和192168118，IPv6地址為fe80::5a76:75ff:fe10:57/64和fe80::1034:56ff:fe78:9000/64，而且eth0的HWaddr是58:76:75:10:00:57，這正是在DM9000驅(qū)動程序的dm9000_plat_data結(jié)構(gòu)體中定義的。

用ping命令與IPv4地址為192168166的虛擬機(jī)進(jìn)行數(shù)據(jù)通信，雙方各自收發(fā)10個數(shù)據(jù)包，在Redhat平臺用wireshark工具監(jiān)控網(wǎng)絡(luò)通信，數(shù)據(jù)包丟失率為0。

5 結(jié)論

在高速PCB的設(shè)計過程中，本文解決了時序、噪聲、電磁干擾等關(guān)鍵問題，提出了削弱或消除在高速PCB設(shè)計過程中出現(xiàn)的串?dāng)_、電磁干擾、振鈴和電源完整性等信號問題，設(shè)計的高速PCB成功克服了信號完整性問題。

設(shè)計的基于嵌入式處理器ARM9的IPv4/IPv6雙協(xié)議棧物聯(lián)網(wǎng)RTU，經(jīng)過連通性測試、協(xié)議轉(zhuǎn)換測試、遠(yuǎn)程控制等多方面測試，表明功能和性能指標(biāo)穩(wěn)定。該方案適用于10/100 MHz以太網(wǎng)接口模式，并實現(xiàn)了全雙工通信方式的自動識別，能夠有效地利用寬帶資源，提升網(wǎng)絡(luò)數(shù)據(jù)的傳輸速度。

測試結(jié)果表明此方案設(shè)計的嵌入式RTU系統(tǒng)工作穩(wěn)定，在智能設(shè)備的升級替換和推進(jìn)物聯(lián)網(wǎng)的建設(shè)方面有重要的借鑒作用。

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Design of High-speed PCB Technology in Embedded Application System

Li Junjie, Cao Xudong, Liang Huaqing

(College of Geophysics and Information Engineering, China University of Petroleum-Beijing, Beijing 102249, China)

In order to eliminate the incompleteness of signals in high-speed PCB technology, there are some key issues should be solved, including timing, noise, electromagnetic and so on, in the design process of the high-speed PCB technology. In the process of high-speed PCB of embedded RTU, this paper studies the problems like crosstalk, electromagnetic interference, ringing effect and power integrity and so on, and proposes the ways to weaken or eliminate those noises. Circuit schematics and PCB are drawn by using Altium Designer, PADS software and the reliability of the front and rear parts is verified by means of Hyper Lynx and ADS simulation software. At the same time, the layout of components and connectors and wiring rules are determined based on the simulation results. Finally, this paper verifies the completeness of signal through the wiring of the PCB. The electromagnetic compatibility test shows that this method can suppress noise effectively, enhance the reliability of high-speed digital circuit design, and increase the success rate of product design, having a great reference value for the personnel engaged in related work. And there are important

in the replacement and upgrade of smart devices and promotion of networking building.

high speed PCB; signal integrity; embedded; RTU

2016-04-06；

2016-05-04。

國家發(fā)改委下一代互聯(lián)網(wǎng)技術(shù)在智慧油田的應(yīng)用示范項目(CNGI-12-03-043)。

李俊杰(1989-)，男，山東濰坊人，碩士研究生，主要從事油田電子信息與通信技術(shù)方向的研究。

1671-4598(2016)06-0268-03

10.16526/j.cnki.11-4762/tp.2016.06.073

TN402

A