李莎

（西南林業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院，昆明650100）

基于0.11 μm CMOS工藝的時(shí)域SAR模數(shù)轉(zhuǎn)換器

李莎*

（西南林業(yè)大學(xué)計(jì)算機(jī)與信息學(xué)院，昆明650100）

為避免因多種延遲線之間不匹配造成的線性退化，提出了一種基于時(shí)域比較器的逐次逼近型SAR（Successive Approximation Register）模數(shù)轉(zhuǎn)換器。通過(guò)使用單個(gè)延遲線來(lái)實(shí)現(xiàn)該模轉(zhuǎn)換器的時(shí)域比較器，此延遲線包括數(shù)控延遲線和壓控延遲線。提出的模數(shù)轉(zhuǎn)換器具有8個(gè)有效位，使用面積為0.128 mm2的0.11 μm CMOS工藝實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明，當(dāng)工作電源電壓低至0.6 V時(shí)，提出的時(shí)域SAR模數(shù)轉(zhuǎn)換器功耗為1.8 μW。

CMOS；模擬數(shù)字轉(zhuǎn)換器（ADC）；時(shí)域比較器；逐次逼近寄存器（SAR）

隨著CMOS技術(shù)的不斷進(jìn)步與發(fā)展，其使用的標(biāo)稱電源電壓也隨之不斷降低，已經(jīng)接近1.0 V［1］。在電壓低的情況下，設(shè)計(jì)高性能的模擬電路成為一件極具挑戰(zhàn)性的事情［2-3］。為了降低設(shè)計(jì)的困難程度，時(shí)域模擬信號(hào)處理技術(shù)開始獲得了廣泛關(guān)注。例如，使用時(shí)域比較器來(lái)實(shí)現(xiàn)模數(shù)轉(zhuǎn)換器ADC（An?alog to Digital Converter）的電壓比較器。

傳統(tǒng)的時(shí)域比較器將兩個(gè)模擬電壓輸入轉(zhuǎn)換成帶有兩個(gè)延遲線的時(shí)間延遲，并且對(duì)各自輸出的到達(dá)時(shí)間進(jìn)行比較［4-5］。圖1是使用時(shí)域比較器的SAR ADC的簡(jiǎn)化結(jié)構(gòu)。將電容式數(shù)模轉(zhuǎn)換器的基準(zhǔn)電壓VB和輸出VDAC分別應(yīng)用至下壓控延遲線和上壓控延遲線VCDL（Voltage Controlled Delay Line），完成電壓到時(shí)間的轉(zhuǎn)換［6-7］。由相位檢測(cè)器對(duì)上下VCDL的延遲進(jìn)行比較。如果兩個(gè)VCDL相同，且電壓到延遲的特征無(wú)變化，相位檢測(cè)器的輸出能夠判斷VDAC和VB之間哪個(gè)較大。如果兩個(gè)VCDL之間存在不匹配，電壓比較會(huì)出現(xiàn)誤差，且ADC的線性度會(huì)退化。

圖1　帶有兩個(gè)延遲線的傳統(tǒng)SAR型TDADC

本文提出了一種基于時(shí)域比較器的逐次逼近型ADC，使用時(shí)域比較器來(lái)實(shí)現(xiàn)電壓比較。其時(shí)域比較器通過(guò)使用唯一延遲線以避免因多個(gè)延遲線之間不匹配造成的性能退化的。該ADC可實(shí)現(xiàn)較高的分辨率，采樣速率為100 ksample/s。當(dāng)工作電源電壓較低僅0.6 V時(shí)，提出的時(shí)域SAR模數(shù)轉(zhuǎn)換器功耗為1.8 μW。

1　提出的時(shí)域ADC結(jié)構(gòu)設(shè)計(jì)

本文提出的時(shí)域ADC是以SAR結(jié)構(gòu)為基礎(chǔ)，由帶有唯一延遲線的時(shí)域比較器進(jìn)行電壓比較，如圖2所示。延遲線包括數(shù)控延遲線DCDL（Digital Controlled Delay Line）和VCDL，兩者的延遲分別由數(shù)字碼DCTL和模擬控制電壓VCTL進(jìn)行控制。最初，對(duì)DCDL的延遲tDCDL進(jìn)行了控制，所以，tDCDL和VCDL延遲tVCDL的總和等于時(shí)鐘輸入CLKIN周期的一半TCLK/2（假設(shè)占空比為50%），然而，VCDL的控制電壓VCTL固定為VDD/2。由SAR邏輯對(duì)DCDL的延遲進(jìn)行控制，且生成的控制代碼DCTL存儲(chǔ)在寄存器REG中。

完成初始操作之后，分別將電容式數(shù)模轉(zhuǎn)換器的輸入和輸出與SAR邏輯的輸出和VCDL的控制輸入VCTL連接用以完成模數(shù)轉(zhuǎn)換。在初始操作期間，將tDCDL和tVCDL的總和校準(zhǔn)為TCLK/2且VCTL=VDD/2。因此，只有當(dāng)電容式數(shù)模轉(zhuǎn)換器輸出VDAC等于VDD/2時(shí)，CLKIN的下降沿和CLKD的上升沿才會(huì)對(duì)齊。然后，基于CLKIN下降沿和CLKD上升沿的到達(dá)次數(shù)，可確定電容式數(shù)模轉(zhuǎn)換器的輸出大于還是小于基準(zhǔn)位準(zhǔn)VDD/2。

圖2　本文提出的帶唯一延遲線的ADC

VCDL的延遲與控制輸入VCTL成反比。因此，如果電容式數(shù)模轉(zhuǎn)換器的輸出VDAC大于（小于）VDD/2，tDCDL和tVCDL的總和會(huì)小于（大于）TCLK/2，且SAR邏輯會(huì)使CDAC輸出VDAC等于VDD/2。

圖3是提出的ADC的時(shí)序圖。當(dāng)分辨率為9 bit時(shí)，初始操作和正常的AD轉(zhuǎn)換均會(huì)采用11個(gè)時(shí)鐘周期。因此，22個(gè)時(shí)鐘周期之后就可獲得提出的ADC的第1個(gè)有效輸出。執(zhí)行一次可確定DCDL延遲的初始操作，然后進(jìn)行正常的AD轉(zhuǎn)換。如果溫度飄移改變了大于1 LSB等值的DCDL 或VCDL延遲，必須再次進(jìn)行初始操作設(shè)置基準(zhǔn)延遲?？赡苄柙谙到y(tǒng)的閑置期內(nèi)重新進(jìn)行初始操作，系統(tǒng)使用了本文提出的ADC。可由集成溫度傳感器對(duì)溫度飄移進(jìn)行檢測(cè)［9-10］。

圖3　本文提出的時(shí)域ADC的時(shí)序圖

2　電路實(shí)現(xiàn)

2.1延遲線設(shè)計(jì)

在初始操作結(jié)束時(shí)，DCDL和VCDL延遲的總和成為時(shí)域AD轉(zhuǎn)換的基準(zhǔn)延遲［11］。因此，DCDL延遲控制的分辨率必須比等于1的VCDL延遲的分辨率高。圖4的DCDL包括粗糙和精細(xì)的延遲線，兩種延遲線分別包括32個(gè)和16個(gè)延遲元件。DCDL由9 bit的控制代碼DCTL〈8：0〉控制。將9 bit的控制代碼DCTL〈8：0〉解碼為溫度計(jì)碼DCTL_C〈30：0〉和DCTL_F〈14：0〉以便分別對(duì)粗糙和精細(xì)的延遲線進(jìn)行控制。

圖4　DCDL結(jié)構(gòu)

為了使時(shí)域比較器的靈敏度最大化，希望VCDL的電壓到延遲增益盡可能的大。VCDL使用了如圖5（a）所示的晶閘管型延遲單元，眾所周知，其具有較大的電壓到延遲增益［3］。通過(guò)偏置晶體管MN7的電流確定了輸入信號(hào)路徑的強(qiáng)度，并由模擬控制電壓VCTL對(duì)電流進(jìn)行控制，然而，通過(guò)晶體管MN6的電流確定了正反饋的強(qiáng)度。通過(guò)對(duì)帶有數(shù)字代碼GCON〈3：0〉的開關(guān)負(fù)載電容陣列的電容進(jìn)行控制，可對(duì)正反饋的強(qiáng)度及VCDL的延遲特征進(jìn)行調(diào)節(jié)。圖5（b）和5（c）分別是當(dāng)GCON〈3：0〉=1000時(shí)電源和工藝變化下的晶閘管型延遲單元的模擬延遲與控制電壓VCTL。因工藝變化導(dǎo)致延遲產(chǎn)生的巨大變化可通過(guò)選擇GCON〈3：0〉的不同代碼進(jìn)行補(bǔ)償。對(duì)于典型的工藝拐點(diǎn)、VDD=0.6 V及室溫，當(dāng)控制電壓VCTL等于VDD/2時(shí)，VCDL與控制電壓VCTL的最大靈敏度約為1.7 ns/mV。圖5（d）是當(dāng)VCTL等于VDD/2時(shí)的延遲與溫度。

當(dāng)控制電壓VCTL接近0 V或VDD時(shí)，VCDL的電壓到延遲傳輸特征是非線性的。然而，電壓到延遲特征的線性度并非關(guān)鍵。當(dāng)VCDL的控制電壓VCTL約為VDD/2時(shí)，重要的是電壓到延遲增益。如果電壓到延遲特征無(wú)變化，且增益足夠大以便由1 LSB等效電壓導(dǎo)致VCTL產(chǎn)生的變化可能會(huì)生成大于相位檢測(cè)器計(jì)時(shí)不準(zhǔn)的延遲差異，可進(jìn)行無(wú)誤的時(shí)域比較。

從VCDL和DCDL的模擬延遲特征可看出，如果溫度變化超過(guò)3℃，必須再進(jìn)行一次初始操作。可容忍的溫度變化比較小，原因在于，當(dāng)VCTL=VDD/2時(shí)，VCDL的偏置晶體管MN7在亞閾值區(qū)域中運(yùn)行。如果實(shí)現(xiàn)了由GCON〈3：0〉控制的可開閉負(fù)載電容器的電容用以具有正溫度系數(shù)，可對(duì)其進(jìn)行改進(jìn)。

圖5（a）　VCDL晶閘管型延遲單元結(jié)構(gòu)

圖5（b）　當(dāng)電源變化時(shí)VCDL晶閘管型延遲單元的延遲情況

圖5（c）　當(dāng)工藝變化時(shí)VCDL晶閘管型延遲單元的延遲情況

圖5（d）　當(dāng)GCON〈3∶0〉=1 000時(shí)，VCDL晶閘管型延遲單元對(duì)應(yīng)溫度的延遲變化情況

2.2相位檢測(cè)器設(shè)計(jì)

使用檢測(cè)放大型的觸發(fā)器實(shí)現(xiàn)了相位檢測(cè)器，如圖6所示。將VCDL的輸出CLKD轉(zhuǎn)換成微分輸出，并通過(guò)輸入時(shí)鐘CLKIN的上升沿取樣。在所有拐點(diǎn)，相位檢測(cè)器的模擬設(shè)置和保持時(shí)間窗口小于80 ps。

圖6　相位檢測(cè)器

2.3電容式數(shù)模轉(zhuǎn)換器設(shè)計(jì)

如圖7所示，電容式數(shù)模轉(zhuǎn)換器具有二進(jìn)制加權(quán)分裂電容陣列結(jié)構(gòu)。抽取輸入式樣之前，對(duì)全部電容器進(jìn)行重置，如圖7（a）所示。若未進(jìn)行重置，電容器內(nèi)的電荷可能會(huì)引起記憶效應(yīng)，因此，抽取輸入式樣之前，必須將電容器放電。重置階段之后，抽取模擬輸入VIN的式樣，且將適當(dāng)比例的電荷存儲(chǔ)在電容器中，如圖7（b）所示。電阻低時(shí)，取樣開關(guān)的控制信號(hào)會(huì)提升至1.2 V。在轉(zhuǎn)換階段，如圖7（c）所示，根據(jù)時(shí)域比較器和SAR邏輯的輸出，將存儲(chǔ)的電荷重新分配給每個(gè)電容器。

圖7　

3　實(shí)驗(yàn)結(jié)果

使用0.11 μm CMOS工藝實(shí)現(xiàn)了本文提出的時(shí)域ADC。圖8是芯片的顯微照片，面積為0.17 mm2。提出的基于時(shí)域比較器的SAR ADC時(shí)鐘工作頻率為1.1 MHz，采樣率為100 kS/s且電源為0.6 V時(shí)，ADC功耗為1.8 μW。

圖8　芯片的顯微照片

當(dāng)分辨率為9 bit時(shí)，經(jīng)測(cè)量的微分非線性和積分非線性分別是+0.71/-0.84 LSB和+0.47/-0.91 LSB，如圖9所示。

圖9　提出的經(jīng)測(cè)量的非線性誤差

積分非線性是鋸齒形，原因在于電容式數(shù)模轉(zhuǎn)換器衰減電容器CATT的寄生電容器。當(dāng)CATT影響了輸出VCTL時(shí)，CATT會(huì)使衰減電容器CATT左邊節(jié)點(diǎn)上的寄生電容器的效應(yīng)減弱。然而，CATT右邊節(jié)點(diǎn)上的寄生電容器的效應(yīng)會(huì)出現(xiàn)在VCTL，且未出現(xiàn)衰減。由于CATT右邊節(jié)點(diǎn)的連接每隔16個(gè)節(jié)點(diǎn)就會(huì)產(chǎn)生變化，積分非線性和微分非線性也會(huì)每隔16個(gè)節(jié)點(diǎn)產(chǎn)生巨大變化。

對(duì)于11.1 kHz的全額正弦波輸入，圖10是提出的SAR ADC輸出的快速傅里葉變換，有效位數(shù)（effective number of bits，ENOB）計(jì)算為8.3。對(duì)應(yīng)正弦波輸入頻率的ENOB變化如圖11所示。直到最大輸入信號(hào)頻率為50 kHz，本文提出的ADC的ENOB才會(huì)接近8。

圖10　11.1 kHz正弦波輸入的輸出頻譜

圖11　隨著輸入頻率變化的ENOB結(jié)果

表1對(duì)本文提出的時(shí)域SAR ADC的性能與其它SAR型ADC做出了比較。

表1　與其它SAR型ADC的性能對(duì)比

為了公平的比較，品質(zhì)因數(shù)（FoM）可界定為

其中，fS是取樣率。本文提出的時(shí)域SAR ADC的FoM為65 fJ/轉(zhuǎn)換步驟。［2］中的功率消耗和取樣率與本文提出的ADC類似，然而ENOB比文中的ENOB更好，其ENOB更好的原因在于差分輸入，在相同的電源電壓下，差分輸入會(huì)使輸入動(dòng)態(tài)范圍增加一倍。

4　結(jié)論

本文提出了一種基于單延遲線時(shí)域比較器的SAR ADC，其單一延遲線包括串聯(lián)DCDL和VCDL，能夠避免因延遲線之間不匹配造成的線性度退化。最初，VCDL的控制電壓固定為VDD/2，且將DCDL的延遲校準(zhǔn)為基準(zhǔn)延遲。在正常的AD轉(zhuǎn)換過(guò)程中，將反饋DAC的輸出應(yīng)用至VCDL的控制電壓，且將DCDL的控制代碼固定為初始操作期間發(fā)現(xiàn)的代碼。通過(guò)對(duì)延遲線的延遲與基準(zhǔn)延遲進(jìn)行比較，我們可以判斷數(shù)模轉(zhuǎn)換器輸出大于還是小于VDD/2。最后實(shí)驗(yàn)測(cè)試使用了0.11 μm CMOS工藝的芯片進(jìn)行了驗(yàn)證，該ADC采樣率為100 ksample/s且電源為0.6 V時(shí)，功耗為1.8 μW。

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李莎（1987-），女，漢族，籍貫江西進(jìn)賢，畢業(yè)于華中科技大學(xué)微電子學(xué)專業(yè)，碩士研究生，現(xiàn)就職于西南林業(yè)大學(xué)，助教；主要研究方向?yàn)閿?shù)?；旌霞呻娐罚琹isha0871@163.com。

Time Domain SAR Analog-to-Digital Conversion Based on 0.11 μm CMOS Process

LI Sha*
（School of Computer and Information Science，Southwest Forestry University，Kunming 650100，China）

In order to avoid the linear degradation caused by multiple delay lines，an approximation register analogto-digital converter based on the time domain comparator is proposed.By using a single delay line to implement the time domain comparator of the mode converter，the delay line includes the numerical control delay line and the volt?age controlled delay line.The proposed analog-to-digital converter has 8 effective bits，with the use of an area of 0.11 μm CMOS process to achieve 0.128 mm2.Experimental results show that the power consumption of the time do?main SAR ADC is 1.8μWwhen the power supply voltage is 0.6 V.

CMOS；ADC；time domain comparator；SAR

TN69.2

A

1005-9490（2016）02-0285-06

EEACC：1290B10.3969/j.issn.1005-9490.2016.02.010

2015-08-27修改日期：2015-09-25